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32. SYMPOSIUM PHOTOVOLTAISCHE SOLARENERGIE Bad Staffelstein
> 99 % SPITZENWIRKUNGSGRAD MIT LOW-COST-MPPT STATT POWEROPTIMIZER
A. Neumann*, T. Czarnecki, R. Merz
Hochschule Karlsruhe, Moltkestraße 30, 76133 Karlsruhe
* corresponding author: Angelika.Neumann@hs-karlsruhe.de
KURZFASSUNG Handelsübliche Photovoltaik-Systeme (PV-Systeme) sind entsprechend ihres Einsatzgebietes unter-
schiedlichen Verschattungsszenarien ausgesetzt. Verschattungsszenarien für PV-Module ergeben sich häufig durch ortsfeste
Objekte, wie Bäume, Schornsteine oder ähnliches in ihrer Umgebung. Durch den Tageslauf der Sonne ist eine Modulver-
schattung jedoch meistens nur temporär. Verschattete PV-Module innerhalb eines PV-Strangs, aus mehreren Modulen in
Reihe, reduzieren den Strangstrom ISt und damit die gesamte Strangleistung PSt. Bisherige Lösungen wie Bypass-Dioden
(DBP) oder modulbasiertes Maximum Power Point Tracking (MPPT) reduzieren den Leistungsverlust bedingt durch Teilver-
schattung. Aktivierte Bypass-Dioden ermöglichen den maximalen Strangstrom, jedoch gibt das verschattete Modul keine
Leistung mehr ab. Modulwechselrichter und heutige Poweroptimizer betreiben jedes Modul dauerhaft und individuell am
Arbeitspunkt maximaler Leistung (MPP). Der dauerhafte Betrieb verlangt eine wirkungsgradoptimierte und daher teure Leis-
tungselektronik [1].
Der Low-Cost Maximum Power Point Tracker (LCMPPT) betreibt einzelne PV-Module nur im Falle einer Teilverschattung
in ihrem individuellen MPP und erhöht somit die gesamte Strangleistung PSt gegenüber dem Einsatz einer Bypass-Diode [1].
Verschwindet die Modulverschattung, ist der betreffende LCMPPT inaktiv und vermeidet unnötige Verluste. Die globale
MPP-Suche des Strangwechselrichters aktiviert den LCMPPT bei Teilverschattung und erfordert keine zusätzliche Kommu-
nikation zwischen den Modulen innerhalb eines PV-Strangs. Der temporäre Betrieb des LCMPPT ermöglicht eine kostenop-
timierte Leistungselektronik und reduziert die Systemkosten ohne auf individuelles MPPT bei Teilverschattung zu verzichten.
1. EINLEITUNG Eine verbreitete Methode zur Reduzierung der Leis-
tungsverluste durch Teilverschattung bei PV-Systemen ist
der Einsatz von Bypass-Dioden DBP. Bild 1 zeigt die Leis-
tung PMX eines PV-Moduls MX ohne, bzw. die Leistung
PMY eines Moduls MY mit 50 % Verschattung, sowie die
Strangleistung PStX eines PV-Stranges aus drei Modulen in
Reihe ohne Verschattung bzw. die Strangleistung PStY als
Reihenschaltung eines zu 50 % verschatteten Moduls MY
und zwei unverschatteten Modulen MX. Die Module MX
und MY besitzen jeweils Bypass-Dioden. Wird das Modul
MY verschattet, sinkt die maximale Strangleistung PStY,MPP
und der Strangwechselrichter aktiviert die Bypass-Diode
DBP,MY des Moduls MY.
Die aktive Bypass-Diode DBP,MY betreibt das Modul MY
nahezu im Kurzschluss (SC) mit der Modulspannung
VMY ≈ 0 V und dem Kurzschlussstrom ISC,MY. Der Strom
IBP,MY der Bypass-Diode DBP,MY erhöht den Strangstrom
ISt = IBP,MY + ISC,MY. Modul MY gibt keine Leistung
PMY = VMY IMY ≈ 0 W mehr ab und die maximale Strang-
leistung PStY,MPP < PStX,MPP sinkt. Ohne aktive Bypass-Di-
ode DBP,MY bedingt die Reihenschaltung IMX = IMY = ISt,
weshalb es nicht möglich ist individuell die Module MX
bei MPP-Spannung VMX,MPP und MY bei MPP-Spannung
VMY,MPP zu betreiben. Der Strang erreicht die theoretisch
maximale Leistung PStY,MPP,theor. = PMY,MPP + 2PMX,MPP als
Summe der MPP-Modulleistungen
PMY,MPP = PMY(VMY,MPP) und PMX,MPP = PMX(VMX,MPP)
nicht. Es ergibt sich ein Leistungsverlust
P = PStY,MPP,theor. - PStY,MPP durch kurzschließen verschat-
teter Module.
Der LCMPPT minimiert den Leistungsverlust P durch
den Betrieb des teilverschatteten Moduls MY in seinem in-
dividuellen MPP bei VMY = VMY,MPP > 0 V ohne den maxi-
malen Strangstrom IStY = IStX = ISt zu limitieren. Die maxi-
male Strangleistung erhöht sich um die Leistung PMY,MPP
des verschatteten Moduls MY und erreicht die theoretisch
mögliche Leistung PStY,MPP,theor. unter Vernachlässigung
der Verluste des LCMPPT [1], [3].
Bild 1: P-V Kennlinien eines PV-Moduls mit PMY bei
50 % bzw. PMX bei 100 % Einstrahlung. Strangleistung
PStX,MPP = 3 PMX,MPP als Reihenschaltung von drei Modu-
len MX, Strangleistung PStY,MPP = 2 PMX,MPP. PStY,MPP er-
reicht theoretisch mögliche Leistung
PStY,MPP,theor. > PStY,MPP nicht.
Das Kapitel LCMPPT stellt die Topologie des LCMPPT
dar und erläutert wie der LCMPPT verschattete PV-Mo-
dule, ohne Kommunikation zwischen den Modulen inner-
halb eines Strangs, individuell im MPP betreibt. Kapitel
UMSETZUNG erklärt den realen Schaltungsaufbau und
integriert MOSFETs als aktive Schalter für eine verschat-
tungsabhängige Regelung durch einen MPPT-Algorith-
mus. Ein Mikrocontroller (µC) für die Ansteuerung des
MOSFETs, sowie ein MOSFET-Treiber ergänzen den
LCMPPT. Im Betrieb auftretende Verlustleistungen
PV,LCMPPT erwärmen einzelne Bauteile des LCMPPT und
reduzieren deren Lebensdauer. Neben der Optimierung
der Kosten ist daher PV,LCMPPT zu berücksichtigen, um die
Alterung der Bauteile zu minimieren. Die Kapitel VER-
LUSTBERECHUNG und BAUTEILAUSLEGUNG be-
fassen sich mit der Entstehung der Verluste PV,LCMPPT und
erklären kostengünstige Maßnahmen zur Optimierung des
LCMPPT bezüglich PV,LCMPPT zur Wirkungsgradsteige-
rung.
32. SYMPOSIUM PHOTOVOLTAISCHE SOLARENERGIE Bad Staffelstein
2. LCMPPT Der LCMPPT basiert auf der Topologie eines Tiefsetz-
stellers [1]. Bild 2 ersetzt für ein Modul MY die Bypass-
Diode DBP,MY durch den LCMPPT. Bei Verschattung akti-
viert die globale MPP-Suche des Strangwechselrichters
die Diode DMY des LCMPPT samt MPP-Tracking-Algo-
rithmus analog zur Funktion der Bypass-Diode [3]. Das
pulsweitenmodulierte (PWM) Signal eines µC öffnet den
Schalter SWMY für die Dauer Toff und schließt ihn für die
Dauer Ton mit dem duty cycle d = Ton / (Ton + Toff) und re-
gelt den Modulstrom IMY = IMY,MPP = d ISt. Das Modul MY
arbeitet bei optimalem duty cycle d = dMPP an seinem MPP
bei der Spannung VMY = VMY,MPP > 0 V und gibt die maxi-
male Leistung PMY,MPP = dMPP ISt VMY,MPP ab. Die Kapazi-
tät CMY.1 puffert IMY während Toff, die Kapazität CMY.2 fil-
tert den Stromrippel der Induktivität LMY an den Aus-
gangsklemmen des LCMPPT. Ohne Verschattung ist der
LCMPPT inaktiv und der Schalter SWMY durch d = 100 %
dauerhaft geschlossenen. Ohne Schaltverluste minimieren
sich die Verluste des inaktiven LCMPPT auf die Leitungs-
verluste der Induktivität LMY und des Schalters SWMY. Das
Modul MY liefert den Strangstrom IMY = ISt [3].
Bild 2: Verschattetes Modul MY mit LCMPPT in Tief-
setzsteller-Topologie anstelle DBP,MY. PWM-Signal gleicht
IMY = IMY,MPP = d ISt über den duty cycle d an. Betrieb MY
bei VMY = VMY,MPPT möglich.
3. UMSETZUNG Gängige Tiefsetzsteller verwenden als Schalter einen
spannungsgesteuerten Transistor (n-Kanal MOSFET) im
positiven Spannungspfad, auf der „High-Side“ (HS). Um
den Transistor einzuschalten lädt ein Gatestrom die Gate-
kapazität CGS auf ein positives Gatepotential φG > φS ge-
genüber dem Sourcepotential φS auf. Leitet der Transistor
steigt das Sourcepotential φS = φD auf das Drainpotential
φD an. Eine Bootstrapschaltung mit Speicherkapazität
gleicht Entladeverluste der Gatekapazität aus, erhöht das
Gatepotential φG > φD und hält den Potentialunterschied
φG > φS somit aufrecht [4]. Selbstentladung der Speicher-
und Gatekapazität verhindert ein dauerhaftes Einschalten
des n-Kanal MOSFETs bei d = 100 %. Der Einsatz von p-
Kanal-MOSFETs löst das Problem, erhöht jedoch die Ver-
luste der Schaltung. Auf Grund der höheren Beweglichkeit
von Elektronen im Vergleich zu Löchern erreichen n-Ka-
nal-MOSFETs kleinere Widerstandswerte RDS,on,MOS im
leitenden Zustand, sowie kleinere Gatekapazitäten CGS als
ein p-Kanal-MOSFET gleicher Größe und die Verluste
sinken [6], [5].
Bild 3 führt den LCMPPT als synchron schaltenden
Tiefsetzsteller aus und minimiert die Verluste durch die
Diode DMY. Der LCMPPT ersetzt die Diode DMY durch ei-
nen n-Kanal Freilauftransistor (F-MOS) und den Schalter
SWMY durch einen n-Kanal Schalttransistor (S-MOS). Der
S-MOS und die Induktivität LMY sind in den negativen
Spannungspfad, der „Low-Side“ (LS) des PV-Moduls MY
integriert.
Bild 3: PWM-Ansteuerung S-MOS und F-MOS über µC
und Treiber. µC misst VMY und VMess und gibt PWM-Signal
anhängig von VMY‘ = VMY - VMess an Treiber und MOS-
FETs aus. Betrieb MY bei VMY = VMY,MPP. Der MPPT ma-
ximiert über den duty dycle
d = VMY‘ / VMY,MPP = IMY,MPP / ISt die Spannung VMY’ und
damit die Leistung PMY,MPP [3].
Die Verwendung eines n-Kanal F-MOS erfordert dabei
eine Bootstrapschaltung [7]. Bei inaktivem LCMPPT
fließt der Strangstrom ISt über den geschalteten S-MOS ge-
gen GND-Potential. Der S-MOS benötigt zum Schalten
keine Erhöhung des Gatepotentials φG > φD durch eine
Speicherkapazität und ermöglicht einen nicht getakteten
Betrieb mit d = 100 %. Die Bootstrap-Speicherkapazität
ist bei d = 100 % dauerhaft aufgeladen und stellt jederzeit
die Gate-Source-Spannung VGS,FMOS zum Schalten des F-
MOS bereit.
Für ein periodisches Schalten der MOSFETs erzeugt ein
µC eine pulsweitenmodulierte Spannung
0 V < VPWM < 5 V. Beim Einsatz eines n-Kanal MOS-
FETS mit einer Schwellenspanung 0 V < Vth < 5 V ist eine
direkte Ansteuerung mit VPWM möglich. Der begrenzte
Ausgangstrom typischer µC ermöglicht jedoch nur ein
langsames Umladen der Gatekapazität CGS und reduziert
die maximal mögliche Schaltfrequenz fPWM = (Ton + Toff)-1.
Ein Treiber mit Stromverstärkung ermöglicht höhere
Schaltfrequenzen [8] und senkt damit den Wert und die
Kosten der Induktivität LMY. Der Treiber generiert zusätz-
lich aus dem PWM-Signal des µC zwei zeitlich versetzte
PWM-Signale zur getrennten Ansteuerung des S-MOS,
sowie des F-MOS.
Ein n-Kanal MOSFET benötigt zum Leiten eine Span-
nung VGS = φG - φS > Vth zwischen Gate- und Sourcean-
schluss. Im LCMPPT schaltet der S-MOS gegen das nega-
tive Potential des PV-Modules, mit Bezug zu GND. Trei-
ber-GND und Sourcepotential φS = GND des S-MOS be-
finden sich auf demselben Potential und dauerhaftes Ein-
schalten mit d = 100 % ist möglich. Ein Linearregler
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(LDO) mit Eingangspotential φin erzeugt die Betriebsspan-
nung VCC > Vth > GND für Treiber und µC. Die Ausgangs-
spannung VMY‘ = φin - φout des LCMPPT ist bei ISt = konst.
proportional der Modulleistung PMY = ISt VMY‘ und hat
keinen Bezug zum Potential GND. Durch die Proportiona-
lität dient die Ausgangsspannung VMY‘ des LCMPPT di-
rekt als Regelgröße für den MPPT-Algorithmus und hat
einen Wert zwischen φin - GND < VMY‘ < φout - GND. Der
fehlende GND-Bezug verhindert eine direkte Messung des
µC von VMY‘ mittels Analog-Digital-Wandler (ADC) [9].
Daher erfasst der µC die Eingangsspannung VMY, sowie
die Messspannung VMess über den ADC und errechnet über
einen integrierten Differenzverstärker den Wert für die
Ausgangspannung VMY‘ = VMY - VMess.
4. VERLUSTBERECHNUNG
Der LCMPPT beinhaltet mehrere aktive und passive
elektronische Bauteile. Dabei erzeugt ein Stromfluss
durch jedes Bauteil während des Betriebes eine bestimmte
Verlustleistung PV,LCMPPT die zur Erwärmung des Bauteils
führt. Unzulässig hohe Erwärmung beschädigt oder zer-
stört die Bauteile. Eine Auslegung der Bauteile des
LCMPPT erfordert daher neben der Optimierung der Kos-
ten auch eine Analyse der auftretenden Verluste. Das fol-
gende Kapitel benennt die Arten und Abhängigkeiten der
Verluste und geht auf Maßnahmen zur Verlustminimie-
rung ein.
Unter Vernachlässigung der Kapazitäten am Ein- und
Ausgang des LCMPPT setzen sich die Verluste
PV,LCMPPT = PV,LMY + PV,MOS des LCMPPT im Wesentli-
chen aus den Verlusten der Induktivität PV,LMY und der
MOSFETs PV,MOS zusammen. Dabei sind die Verluste in
die Leitungsverluste PCOND = PV,LMY + PCOND,MOS der In-
duktivität PV,LMY und der MOSFETs PCOND,MOS, sowie den
Schaltverlusten PSW,MOS = PV,MOS - PCOND,MOS der MOS-
FETs zu unterteilen.
Der Direct-Current-Widerstand DCRLMY der Induktivi-
tät LMY und der Leitungswiderstand
RDS,on,MOS = RDS,on,SMOS + RDS,on,FMOS des S- und des F-
MOS verursachen mit dem Strom quadratisch steigende
ohmsche Leitungsverluste
PCOND = (DCRL,MY + RDS,on,MOS) ISt2. Sie sind näherungs-
weise unabhängig von der Schaltfrequenz fPWM.
S-MOS und F-MOS verursachen bei d < 100 % Schalt-
verluste PSW,MOS = PSW,SMOS + PSW,FMOS. Sie sind abhängig
von der Schaltfrequenz fPWM und steigen mit höheren Fre-
quenzen fPWM. Die Funktion der MOSFETs bestimmt maß-
geblich die dominierenden Verlustmechanismen. Für den
Schalttransistor S-MOS auf der Low-Side sperrt dessen
Body-Diode DSMOS während des Schaltvorgangs den
Strom Irms,SMOS = I + ISt, mit Stromrippel I ≈ 0,2 ISt am
Ausgangs des LCMPPT. Es kommt zum sog. „hard-swit-
ching“ Fehler! Verweisquelle konnte nicht gefunden
werden.. Zum Schalten erfordern die parasitären Kapazi-
täten des S-MOS hohe Lade- ISW,on,Treiber und Entlade-
ströme ISW,off,Treiber und verursachen Einschaltverluste
PSW,on,SMOS und Ausschaltverluste PSW,off,SMOS. Die gesam-
ten Schaltverluste
PSW,SMOS = PSW,on,SMOS + PSW,off,SMOS + PSW,OSS,SMOS des
Schalttransistors S-MOS berücksichtigen dabei zusätzlich
die Verluste auf Grund der Ausgangskapazität
PSW,OSS,SMOS. Auf der High-Side übernimmt die Body-Di-
ode DFMOS des Freilauftransistors F-MOS den Strom
Irms,FMOS = I + ISt bis der F-MOS vollständig durchge-
schaltet ist. Durch das sog. „soft-switching“ des F-MOS
können die Ein- und Ausschaltverluste vernachlässigt
werden. Die Verluste durch die Body-Diode PSW,Drr,FMOS
des F-MOS stellen neben den Gate-Treiberverlusten
PSW,Gate,FMOS und den Verlusten durch die Ausgangskapa-
zität PSW,OSS,FMOS sowie den Deadtimeverlusten
PSW,Time,FMOS den dominierenden Verlustmechanismus der
High-Side dar. Die Schaltverluste PSW,FMOS des F-MOS
addieren sich zu
PSW,FMOS = PSW,Drr,FMOS + PSW,Gate,FMOS + PSW,OSS,FMOS + P
SW,Time,FMOS [10], [11].
Weitere Kriterien für die Auslegung der aktiven Bauteile
sowie der Induktivität LMY sind die Leerlaufspannung
VOC,MX und der Kurzschlussstrom ISC,MX eines unverschat-
teten PV-Moduls. Tabelle 1 führt die grundlegenden Eck-
daten für ein handelsübliches PV-Modul einer Leistung
PPV = 250 W aus 60 Zellen in Reihe unter Standard Test
Conditions (STC) auf [12].
Tabelle 1: Eckdaten für ein handelsübliches PV-Modul
mit PPV = 250 W aus 60 Zellen in Reihe unter STC für die
Auslegung der aktiven Bauteile sowie der Induktivität LMY
[12].
PV-Modul Eckdaten Wert
Leerlaufspannung VOC,MX 37,6 V
Kurzschlussstrom ISC,MX 8,69 A
MPP-Spannung VMPP,MX 30,2 V
MPP-Strom IMPP,MX 8,28 A
Leistung PPV 250 W
Verlustmechanismen MOSFETs:
Um eine Vergleichbarkeit der Auslegungskriterien zu er-
halten liegen für die folgenden Berechnungen jeweils die
Medianwerte von 6 unterschiedlichen MOSFETs zu
Grunde, welche die Anforderungen nach Fehler! Ver-
weisquelle konnte nicht gefunden werden. erfüllen. Die
Eigenschaften des S-MOS sind demnach identisch mit de-
nen des F-MOS. Anhang 1 führt die entsprechenden Werte
auf.
Für die Berechnung der Verluste sind Rahmenparameter
größer der maximal auftretenden Betriebsbedingungen an-
zunehmen, um eine Überbelastung der Bauteile in jeden
Betriebspunkt auszuschließen. Falls nicht anderweitig an-
gegeben liegen den folgenden Berechnungen die Rahmen-
parameter aus Tabelle 2 zu Grunde.
Tabelle 2: Rahmenparameter für die Berechnungen be-
züglich der Verlustleistung PV,LCMPPT des LCMPPT.
Parameter Wert
Strangstrom ISt 10 A
PV-Spannung VPV 38 V
Duty cycle d 50 %
Stomrippel I 0,17 ISt
Spannungsrippel V 0,01 VMY
Bild 4 zeigt die Leitungsverluste PCOND,MOS der MOS-
FETs, sowie deren Schaltverluste PSW,MOS und die Ge-
samtverlustleistung PV,MOS = PCOND,MOS + PSW,MOS in Ab-
hängigkeit der Schaltfrequenz fPWM. Die Schaltverluste
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PSW,MOS = PSW,SMOS + PSW,FMOS sind für die beiden MOS-
FETs getrennt in PSW,SMOS des S-MOS und PSW,FMOS des
F-MOS aufgetragen. Für gleiche
RDS,on,SMOS = RDS,on,FMOS von S-MOS und F-MOS gilt
PCOND,SMOS = PCOND,FMOS = 2 PCOND,MOS unabhängig von
fPWM. Mit steigender Schaltfrequenz fPWM > 60 kHz domi-
nieren die Schaltverluste PSW,MOS > PCOND,MOS über die
Leitungsverluste PCOND,MOS. Der Einfluss der Schaltfre-
quenz fPWM auf die Schaltverluste PSW,SMOS des S-MOS
zeigt sich dabei schon bei geringeren Frequenzen wie für
PSW,FMOS des F-MOS. Die Schaltverluste PSW,SMOS des S-
MOS übersteigen die Leitungsverluste PCOND,MOS ab Fre-
quenzen fPWM > 80 kHz, während die Schaltverluste
PSW,FMOS des F-MOS erst ab fPWM > 200 kHz größer als die
Leitungsverluste PCOND,MOS werden. Entsprechend des
Verlustverhaltens erfordern S-MOS und F-MOS eine Op-
timierung bezüglich unterschiedlicher Parameter.
Bild 4: Schaltverluste PSW,MOS = PSW,SMOS + PSW,FMOS des
S-MOS und F-MOS, sowie deren Leitungsverluste
PCOND,MOS und Gesamtverlustleistung
PV,MOS = PCOND,MOS + PSW,MOS in Abhängigkeit der Schalt-
frequenz fPWM. PCOND,MOS ist unabhängig von fPWM. Mit stei-
gender Schaltfrequenz fPWM > 60 kHz dominieren die
Schaltverluste PSW,MOS > PCOND,MOS. Der Einfluss der
Schaltfrequenz fPWM auf PSW,SMOS des S-MOS zeigt sich da-
bei bei schon bei geringeren Frequenzen wie für PSW,FMOS
des F-MOS.
Schalttransistor S-MOS:
Auf der Low Side sperrt die Body-Diode DSMOS während
des Schaltvorgangs.
Bild 5 zeigt die vorrangigen Verlustmechanismen beim
Schalten des S-MOS abhängig von der Schaltfrequenz
fPWM. Für höhere Frequenzen fPWM > 70 kHz dominieren
die Verluste PSW,on,SMOS während des Einschalt- bzw.
PSW,off,SMOS während des Ausschaltvorgangs des S-MOS
gegenüber den frequenzunabhängigen Leitungsverlusten
PCOND,SMOS. Die Verluste auf Grund der Ausgangskapazi-
tät PSW,OSS,SMOS steigen nur mäßig mit fPWM und können für
Frequenzen fPWM < 250 kHz vernachlässigt werden. Die
Leitungsverluste PCOND,SMOS sind unabhängig von der
Schaltfrequenz fPWM.
Bild 5: Verlustmechanismen beim Schalten des S-MOS
abhängig von der Schaltfrequenz fPWM. Für Frequenzen
fPWM > 70 kHz dominieren die Verluste PSW,on,SMOS wäh-
rend des Einschalt- bzw. PSW,off,SMOS während des Aus-
schaltvorgangs des S-MOS. PSW,OSS,SMOS kann für Fre-
quenzen fPWM < 250 kHz vernachlässigt werden.
PCOND,SMOS ist frequenzunabhängig.
Die Verluste PSW,on,SMOS während des Einschalt- bzw.
PSW,off,SMOS während des Ausschaltvorgangs des S-MOS
werden durch verschiedene Parameter des S-MOS beein-
flusst.
Bild 6: Einfluss der Gate-Drain-Ladung QGD,SMOS, der
Gate-Source-Ladung QGS,SMOS, sowie der Ladung
QOSS,SMOS der Ausgangskapazität auf die Einschaltverluste
PSW,on,SMOS des S-MOS. Die Verluste durch QGD,SMOS und
QGS,SMOS, steigen mit größeren Ladungsmengen. Die La-
dung QOSS,SMOS der Ausgangskapazität ist für eine Mini-
mierung der Verluste nicht ausschlaggebend.
Bild 6 zeigt exemplarisch die Einschaltverluste
PSW,on,SMOS des S-MOS bei Variation der Gate-Drain-La-
dung QGD,SMOS, der Gate-Source-Ladung QGS,SMOS, sowie
der Ladung QOSS,SMOS der Ausgangskapazität des SMOS.
Die Einschaltverluste PSW,on,SMOS steigen nicht maßgeblich
für steigende Ladungsmengen QOSS,SMOS der Ausgangska-
pazität. Der Einfluss der Gate-Drain-Ladung QGD,SMOS auf
PSW,on,SMOS ist ähnlich dem der Gate-Source-Ladung QGS,
wobei der Einfluss der Gate-Source-Ladung QGS auf
PSW,on,SMOS deutlicher ist. Die Verluste PSW,on,SMOS steigen
mit zunehmenden Ladungsmengen
32. SYMPOSIUM PHOTOVOLTAISCHE SOLARENERGIE Bad Staffelstein
QGD,SMOS ≈ QGS,SMOS > 10 nC überproportional an. Die Be-
ziehungen für den Ausschaltvorgang des S-MOS sind ana-
log zum Einschaltvorgang.
Geringe Werte für QGD,SMOS und QGS,SMOS minimieren
die Schaltverluste des S-MOS, während der Wert
QOSS,SMOS nicht ausschlaggebend ist.
Die Leitungsverluste PCOND,SMOS des S-MOS können
über einen geringeren RDS,on,SMOS weiter reduziert werden.
Freilauftransistor F-MOS:
Auf der High-Side übernimmt die Body-Diode DFMOS
des F-MOS den Stromfluss bis der F-MOS vollständig
durchgeschaltet ist. Durch das „soft-switching“ Verhalten
des F-MOS sind entsprechend andere Verlustmechanis-
men zu beachten.
Bild 7 zeigt die dominierenden Verlustmechanismen für
den F-MOS. Alle Verlustmechanismen steigen dabei über-
proportional mit der Schaltfrequenz fPWM. Den größten
Anteil der Schaltverluste PSW,FMOS verursachen die Ver-
luste PSW,Drr,FMOS der Body-Diode. Ab Frequenzen
fPWM > 250 kHz übersteigen sie die Leitungsverluste
PCOND,FMOS. Die Verluste PSW,Gate,FMOS des Gatetreibers tra-
gen ab fPWM > 400 kHz maßgeblich zu den Gesamtverlus-
ten PSW,FMOS bei. Der Einfluss auf die Schaltverluste des
F-MOS für PSW,OSS,FMOS durch die Ausgangskapazität so-
wie die Verluste durch die Deadtime PSW,Time,FMOS machen
sich erst ab höheren Schaltfrequenzen fPWM > 700 kHz be-
merkbar.
Bild 7: Verlustmechanismen beim Schalten des F-MOS
abhängig von der Schaltfrequenz fPWM. Die Verluste
PSW,Drr,FMOS der Body-Diode des F-MOS, sowie
PSW,Gate,FMOS des Gatetreibers dominieren ab
fPWM > 250 kHz gegenüber den Leitungsverlusten
PCOND,FMOS. Die Verluste der Ausgangskapazität
PSW,OSS,FMOS, sowie der Deadtime PSW,Time,FMOS machen sich
erst bei Frequenzen fPWM > 700 kHz bemerkbar.
Für die Verluste PSW,Drr,FMOS ist die Reverse-Recovery-
Ladung Qrr,FMOS der Body-Diode des F-MOS, für
PSW,Gate,FMOS die Ladung QG,FMOS der Gatekapazität des
FMOS verantwortlich.
Bild 8 zeigt die Abhängigkeit der Schaltverluste
PSW,FMOS des F-MOS von der Ladung Qrr,FMOS der Body-
Diode, der Ladung QG,FMOS der Gatekapazität, sowie die
Ladung QOSS,FMOS der Ausgangskapazität. Es wird deut-
lich, dass der Einfluss der Ladung Qrr,FMOS der Body-diode
den größten Einfluss auf die Schaltverluste PSW,FMOS hat.
Für geringe Werte von Qrr,FMOS ergeben sich die geringsten
Werte für PSW,FMOS, die mit höheren Ladungsmengen
Qrr,FMOS ansteigen. Der Einfluss QG,FMOS der Gatekapazität,
sowie der QOSS,FMOS der Ausgangskapazität ist für Werte
Q < 10 nC nahezu konstant. Für Q > 10 nC steigt er eben-
falls an.
Bild 8: Einfluss der Ladung Qrr,FMOS der Body-Diode,
der Ladung QG,FMOS der Gatekapazität, sowie der Ladung
QOSS,FMOS der Ausgangskapazität auf die Schaltverluste
PSW,FMOS des F-MOS. Für geringe Werte von Qrr,FMOS er-
geben sich die geringsten Verluste PSW,FMOS, die mit höhe-
ren Ladungsmengen Qrr,FMOS ansteigen. Der Einfluss von
QG,FMOS, sowie von QOSS ist für Werte Q < 10 nC nahezu
konstant. Qrr,FMOS hat den größten Einfluss auf PSW,FMOS.
Eine Optimierung des F-MOS bezüglich der Schaltver-
luste PSW,FMOS zielt auf günstige Eigenschaften der Body-
Diode, speziell kleinen Werten für die Ladung Qrr,FMOS ab.
Analog zum S-MOS verringern geringe Werte für
RDS,on,FMOS die Leitungsverluste PCOND,FMOS des F-MOS
und damit die Gesamtverluste PV,LCMPPT.
Treiber:
Der MOSFET-Treiber stellt zwei getrennte PWM-Sig-
nale für die Ansteuerung des S- und des F-MOS bereit.
Eine Stromverstärkung des Signals des µC ermöglicht
hohe Lade- Ion,Treiber und Entladeströme Ioff,Treiber zum Um-
laden der Ladung QG,MOS der Gatekapazität der MOS-
FETs, wodurch die Einschalt- tSW,on,MOS = QG,MOS / Ion,Trei-
ber und Ausschaltdauer tSW,off,MOS = QG,MOS / Ioff,Treiber der
MOSFETS verringert werden. Die Verluste PSW,on,SMOS
während des Einschalt- bzw. PSW,off,SMOS während des
Ausschaltvorgangs der MOSFETs sinken. Mit steigender
Gate-Source-Spannung VGS,Treiber des Treibers steigt die
Ladung QG,MOS der Gatekapazität und RDS,on,MOS sinkt [13].
Die Wahl der Gate-Source-Spannung VGS,Treiber des Trei-
bers stellt einen Kompromiss zwischen Minimierung der
Leitungsverluste PCOND,MOS über RDS,on,MOS und der Schalt-
verluste PSW,MOS über QG,MOS, speziell des S-MOS dar.
Induktivität LMY:
Unter Vernachlässigung des Spannungsfalls durch die
Diode Vf, sowie des Spannungsrippels V an den Aus-
gangsklemmen des LCMPPT, ist die Induktivität
LMY = VMY (1 - d) d / (I fPWM) näherungsweise abhängig
32. SYMPOSIUM PHOTOVOLTAISCHE SOLARENERGIE Bad Staffelstein
von der maximalen Eingangsspannung VMY,max < VOC,MX
des PV-Moduls, dem duty cycle d, dem Stromrippel I an
den Ausgangsklemmen des LCMPPT, sowie der Schalt-
frequenz fPWM Fehler! Verweisquelle konnte nicht ge-
funden werden.. Zusätzlich bestimmt der Direct-Current-
Widerstand DCRL,MY maßgeblich die Leitungsverluste
PV,LMY der Induktivität LMY.
Bild 9 beschreibt den Zusammenhang zwischen der In-
duktivität LMY und dem resultierenden Stromrippel I, so-
wie des DCRL,MY. Sinkende Induktivitätswerte von LMY er-
höhen den resultierenden Stromrippel I, der bei d = 50 %
maximal wird. Für Induktivitätswerte LMY < 22 µH steigt
der Stromrippel überproportional an. Je größer der Strom-
rippel I, desto größer wird die erforderliche Filterkapazi-
tät CMY.2 ~ I und steigert damit die Gesamtkosten [14].
Mit steigenden Induktivitätswerten steigt der DCRL,MY
und damit die Leitungsverluste für handelsübliche Induk-
tivitäten näherungsweise linear an [15].
Hohe Induktivitätswerte bedingen einen größeren Ein-
satz an Kupfer und Kernmaterial und steigern bei Leis-
tungsdrosseln mit einer Strombelastung von Irms > 10 A im
Allgemeinen die Bauteilkosten [16].
Bild 9: Maximaler Stromrippel I bei d = 50 % an den
Ausgangsklemmen des LCMPPT und DCRLMY in Abhän-
gigkeit der Induktivität LMY. Für Induktivitätswerte
LMY < 22 µH steigt der I überproportional an. Steigende
Induktivitätswerte LMY erhöhen den DCRLMY näherungs-
weise linear und damit die Leitungsverluste PV,LCMPPT des
LCMPPT [10], [15].
5. BAUTEILAUSLEGUNG
Eine Optimierung der Bauteile des LCMPPT zielt vor-
rangig auf geringe Kosten bei gleichzeitiger Minimierung
der Verlustleistung PV,LCMPPT ab.
Die Induktivität stellt mit Bauteilkosten
3 € < KLMY < 5 € [16] auf Grund des hohen Materialein-
satzes von Kernmaterial und Kupfer den größten Posten
für die Kosten des LCMPPT dar. Für low-cost Anwendun-
gen ist daher der Wert der Induktivität LMY so gering wie
möglich zu wählen. Zusätzlich sinkt der DCRLMY für klei-
nere Werte der Induktivität LMY und reduziert die Lei-
tungsverluste PV,LMY maßgeblich.
Die Abhängigkeiten in Bild 10 zeigen, dass eine Erhö-
hung der Schaltfrequenz fPWM eine Verringerung der In-
duktivität LMY bewirkt, jedoch erhöhen sich zeitgleich die
Schaltverluste der MOSFETs und der Wirkungsgrad
LCMPPT sinkt. Eine Schaltfrequenz fPWM > 200 kHz sollte
im Hinblick auf die Induktivität LMY gewählt werden. Der
µC gibt, bedingt durch seine interne CPU-Clock = 2n Hz
(n = 1, 2, 3,…), die Schrittweite der Schaltfrequenz
fPWM = CPU-Clock / 28. Für eine Schaltfrequenz
fPWM =26 MHz / 28 = 250 kHz und einem erlaubten Strom-
rippel von I < 0,2 % ISt ergeben sich für Modulspannun-
gen VOC,MX = 37 V und d = 50 % maximale Werte
LMY > VMY (1 - d) d / (I fPWM) > 18,5 µH. Für handelsüb-
liche Induktivitäten LMY = 22 µH reduziert sich der Wir-
kungsgrad LCMPPT für d = 50 % um ca. 2 % gegenüber
dem inaktiven Schaltbetrieb des LCMPPT. Der Wirkungs-
grad sinkt mit kleinerem duty cycle d. Kostengünstige In-
duktivitäten weisen für LMY = 22 µH einen
20 m < DCRLMY < 30 m auf [16], [15].
Eine Reduktion des DCRLMY der Induktivität LMY erhöht
die Bauteilkosten KLMY und ist für eine low-cost Anwen-
dung nicht zielführend.
Bild 10: Wirkungsgrad LCMPPT und Induktivität LMY in
Abhängigkeit der Schaltfrequenz fPWM für d = 50 %. Für
fPWM < 200 kHz ergeben sich überproportional steigende
Werte für LMY. LCMPPT sinkt mit steigender Schaltfrequenz
fPWM auf Grund zunehmender Schaltverluste der MOS-
FETs.
Eine Auslegung der MOSFETs entsprechend des Einsat-
zes als S- oder F-MOS und deren Verluste an ihren vor-
wiegenden Arbeitspunkten ist vorzusehen. Die Kosten der
MOSFETs sind mit Beträgen KMOS > 0,5 € gering gegen-
über der Induktivität LMY.
Ohne Verschattung setzt der µC d = 100 % und schließt
den S-MOS dauerhaft. Für die Auslegung des S-MOS ist
daher ein geringer Leitungswiderstand RDS,on,SMOS ent-
scheidend, um die Verluste zu minimieren. Für eine
Schaltfrequenz fPWM = 250 kHz reduziert eine geringe
Gate-Drain-Ladung QGD,SMOS, sowie eine geringe Gate-
Source-Ladung QGS,SMOS die Schaltverluste PSW,SMOS wäh-
rend des Betriebes des LCMPPT. Der RDS,on,MOS bei MOS-
FETs sinkt mit zunehmender Breite des leitenden Kanals
bMOS und der angelegten Spannung VGS,Treiber, jedoch steigt
die Ladung der Gatekapazität QG,MOS. Eine Optimierung
bezüglich beider Parameter des MOSFETs bildet daher ei-
nen Kompromiss [13].
Der LCMPPT betreibt den F-MOS ausschließlich im ak-
tiven Schaltbetrieb. Der F-MOS ist vorrangig bezüglich
32. SYMPOSIUM PHOTOVOLTAISCHE SOLARENERGIE Bad Staffelstein
günstiger Eigenschaften der Body-Diode mit kleiner La-
dung Qrr,FMOS und einer kleinen Ladung QG,FMOS der Gate-
kapazität zu wählen.
Bild 11 verdeutlicht das Potential zur Minimierung der
Verlustleistung PV,MOS durch eine angepasste Auswahl der
MOSFETs. Die Optimierung des S-MOS bezüglich
RDS,on,SMOS, QGD,SMOS und QGS,SMOS reduziert die Verlust-
leistung PSW,SMOS um 53 % und stellt damit das größte Op-
timierungspotential dar. Günstige Eigenschaften der
Body-Diode des F-MOS reduzieren die Verlustleistung
PSW,FMOS um 49 %. Die Leitungsverluste PCOND,MOS stei-
gen auf Grund des größeren RDS,on,FMOS des FMOS, jedoch
reduzieren sich die Verluste PV,MOS der MOSFETs um
31,6 %. Mit Leitungsverlusten PV,LMY = konst. der Induk-
tivität LMY sinkt die Verlustleistung des LCMPPT um
17 % und der Wirkungsgrad steigt. Die Eigenschaften der
gewählten MOSFETs listet Anhang 2 auf.
Bild 11: Reduzierung der einzelnen Verlustleistungen
des LCMPPT durch Optimierungsmaßnahmen bei einer
Schaltfrequenz fPWM = 250 kHz. Eine geeignete Auswahl
des S-MOS liefert mit 53 % das größte Potential zur Re-
duktion der Verluste PSW,SMOS. Die gesamte Verlustleistung
PV,MOS der MOSFETs reduziert sich um 31,6 %.
6. INAKTIVER BETRIEB Ohne Modulverschattung ist der LCMPPT inaktiv und
vermeidet unnötige Verluste.
Bild 12 zeigt den Wirkungsgrad LCMPPT eines durch
d = 100 % inaktiven LCMPPT und die Verlustleistung
PV,LCMPPT des LCMPPT für eine Bauteilauslegung aus Ka-
pitel 5 und einer Schaltfrequenz fPWM = 250 kHz über dem
Strangstrom ISt.
Unter Vernachlässigung der Standby-Verluste des µC
und des Treibers reduziert sich die Verlustleistung auf den
Direct-Current-Widerstand DCRLMY = 25 m der Induk-
tivität LMY und den Leitungswiderstand
RDS,on,SMOS = 5,7 m des S-MOS. Induktivität LMY und S-
MOS verursachen eine mit dem Strangstrom quadratisch
steigende Verlustleistung
PV,LCMPPT ≈ (DCRLMY + RDS,on,SMOS) ISt2 < 1,5 % PMX der
Modulleistung PMX. Mit sinkendem Strangstrom ISt redu-
ziert sich die Verlustleistung PV,LCMPPT und der Wirkungs-
grad MX steigt. Der LCMPPT erreicht bei üblichen Mo-
dulspannungen 20 V < VMY,MPP < 30 V unverschattet ei-
nen Wirkungsgrad LCMPPT > 99 % bei kostenoptimierter
statt wirkungsgradoptimierter Auslegung.
Bild 12: Verlustleistung PV,LCMPPT durch DCRLMY der In-
duktivität LMY und RDS,on,SMOS des S-MOS über dem
Strangstrom ISt bei inaktivem LCMPPT. Mit sinkendem
Strangstrom bei Schwachlicht, sinkt PV,LCMPPT und der
Wirkungsgrad LCMPPT steigt. Bei üblichen Modulspann-
gen 20 V < VMX,MPP < 30 V ist der Wirkungsgrad
LCMPPT > 99 %.
Der inaktive LCMPPT begünstigt den Energieertrag
ohne Schatten und bei Schwachlicht. Zusätzlich belastet
der inaktive LCMPPT den S-MOS, sowie passive Bau-
teile, wie LMY, DMY, CMY.1, CMY.2 nur stationär. Die Le-
bensdauer der Bauteile steigt und deren Ausfallwahr-
scheinlichkeit sinkt.
7. ZUSAMMENFASSUNG Der LCMPPT basiert auf der Topologie eines synchron
schaltenden Tiefsetzstellers. Die Anordnung von S- und F-
MOS erlaubt den Betrieb des LCMPPT mit d = 100 %
trotz Verwendung von zwei kostengünstigeren n-Kanal
MOSFETs. Die Aktivierung des LCMPPT über den
Strangwechselrichter benötigt keine Kommunikation zwi-
schen den einzelnen Modulen eines PV-Strangs.
Der aktive Schaltbetrieb des LCMPPT ist nur bei Teil-
verschattung eines PV-Moduls erforderlich. Der LCMPPT
betreibt ein teilverschattetes Modul MY im MPP mit einer
Leistung PMY,MPP > 0 W und die Strangleistung steigt ge-
genüber aktiven Bypass-Dioden. Ohne Verschattung setzt
der µC d = 100 %, der S-MOS ist dauerhaft geschlossen.
Es entstehen keine Schaltverluste und der LCMPPT er-
reicht einen Spitzenwirkungsgrad LCMPPT > 99 %. Der in-
aktive LCMPPT erhöht die Lebensdauer der Bauteile und
senkt deren Ausfallwahrscheinlichkeit. Die genaue Be-
trachtung der einzelnen Bauteile bezüglich der Verluste
32. SYMPOSIUM PHOTOVOLTAISCHE SOLARENERGIE Bad Staffelstein
am vorherrschenden Arbeitspunkt erlaubt eine optimierte
Auslegung und reduziert die Verlustleistung PV,LCMPPT, so-
wie die Bauteilkosten.
QUELLEN:
[1] D. Stellbogen, P. Lechner, M. Senger, in proc. 32nd
EUPVSEC, (WIP, Munich 2016), p. 1508
[2] R. Merz, Patent DE 10 2011 111 255B4
[3] T. Czarnecki, A. Schneck, R. Merz, in proc. 32nd
EUPVSEC, edited by M. TOPIČ, N. Taylor, P. Helm
(WIP, Munich 2016), p. 1641
[4] J. P. Bazinet, J. A. O’Connor, DC/DC converter ha-
ving a bootstrapped high side driver, Patent US
5627460, 28. Dez. 1994
[5] R. S. Chau, CMOS integrated circuit having PMOS
and NMOS devices with different gate dielectric lay-
ers, Patent US 5763922, 28. Feb. 1997
[6] HJ Li, M.I. Gardner, Dual High- Gate Dielectric
With Poly Gate Electrode: HfSiON on nMOS and
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[7] http://www.mikrocontroller.net/articles/Treiber
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[9] Atmel 8-bit AVR Microcontroller with 2/4/8K Bytes
In-System Programmable Flash, Datasheet Atmel
Rev. 2586Q–AVR, Aug. 2013
[10] D. Jauregui, B. Wang, R. Chen, Power Loss Calcu-
lation With Common Source Inductance Considera-
tion for Synchronous Buck Converters, Texas In-
struments, Application Report SLPA009A, July
2011
[11] D. Graovac, M. Pürschel, A. Kiep, MOSFET Power
Losses Calculation Using the Data-Sheet Parame-
ters, Infineon Application Note, 31.07.2006
[12] PV-Modul Solarwatt Blue P60 – 250Wp polykrista-
lin, Solarwatt
[13] LM5104 High-Voltage Half-Bridge Gate Driver
With Adaptive Delay, Datasheet Texas Instruments
SNVS269D, Dec. 2014
[14] E. Wang, Current Ripple Factor of a Buck Con-
verter, RICHTEK Application Note AN010, Apr.
2014
[15] SRP1770TA Series - Shielded Power Inductors,
Datasheet Bourns
[16] http://de.farnell.com
32. SYMPOSIUM PHOTOVOLTAISCHE SOLARENERGIE Bad Staffelstein
ANHANG 1:
Medianwerte aus 6 MOSFETs entsprechend der Anforderungen aus Fehler! Verweisquelle konnte nicht gefunden wer-
den.. Maximum Ratings @ +25 °C
Schalttransistor S-MOS RDS,on,SMOS 5,6 [mW] Drain-Source-Widerstand
RG,SMOS 1,4 [W] Gatewiderstand
VPL,SMOS 4,6 [V] Plateau-Spannung
VGS,th,SMOS 2,5 [V] Gate-Source-Schwellenspannung
QGD,SMOS 6 [nC] Ladung der Gate-Drain-Kapazität
QOSS,SMOS 14 [nC] Ladung der Ausgangskapazität
QGS,SMOS 16,5 [nC] Ladung der Gate-Source-Kapazität
QG,SMOS 35 [nC] Ladung der Gatekapazität
Freilauftransistor F-MOS RDS,on,FMOS 5,6 [mW] Drain-Source-Widerstand
Vf,FMOS 1,25 [V] Durchlassspannung der Body-Diode
Qrr,FMOS 32,5 [nC] Reverse-Recovery-Ladung der Body-Diode
QOSS,FMOS 14 [nC] Ladung der Ausgangskapazität
QG,FMOS 35 [nC] Ladung der Gatekapazität
Quelle Datasheet: DMN4010LK3, CSD18531Q5A, INFINEON AUIRF4104S,
PSMN5R8-40YS, FDS5672, INFINEON BSC035N04LSGATMA1,
ANHANG 2:
Optimierte Werte für Schalt- und Freilauftransistor bezüglich der Verlustleistung PV,MOS.
Schalttransistor S-MOS RDS,on,SMOS 5,7 [mW] Drain-Source-Widerstand
RG,SMOS 0,53 [W] Gatewiderstand
VPL,SMOS 5,7 [V] Plateau-Spannung
VGS,th,SMOS 4 [V] Gate-Source-Schwellenspannung
QGD,SMOS 7,8 [nC] Ladung der Gate-Drain-Kapazität
QOSS,SMOS 14,208 [nC] Ladung der Ausgangskapazität
QGS,SMOS 4,47 [nC] Ladung der Gate-Source-Kapazität
QG,SMOS 28,8 [nC] Ladung der Gatekapazität
Freilauftransistor F-MOS RDS,on,FMOS 11,5 [mW] Drain-Source-Widerstand
Vf,FMOS - [V] Durchlassspannung der Body-Diode
Qrr,FMOS 5,4 [nC] Reverse-Recovery-Ladung der Body-Diode
QOSS,FMOS 4,995 [nC] Ladung der Ausgangskapazität
QG,FMOS 37 [nC] Ladung der Gatekapazität
Quelle Datasheet S-MOS: PSMN5R8-40YS
F-MOS: DMN4010LK3
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