cortex-a9 mp-core搭載 評価ボード kzm-ca9-01 · kzdoc091009 2 ---- はじめに はじめに...
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KZDOC091009
2 ---- はじめに
はじめに
KZM-CA9-01 は ARM Cortex-A9 MPCore マルチプロセッサー用評価ボードとして4個の Cortex-A9 CPU、
スヌープコントロールユニット、512K バイトの L2 キャッシュを持ち、400MHz で動作します。KZM-CA9-01
評価ボードは次世代の低消費電力、高性能のアプリーケション開発するために、Cortex-A9 MPCore の評価を
可能にするコンフィガブルなプラットホームとして利用できます。
重要
この度,弊社製品をお買い上げいただき誠にありがとう
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ータ株式会社は一切の責任を負いかねますのでご了承ください。
★本書で取り上げるプログラム名,システム名,デバイス名などは、一般に各メーカの商標です。
KZDOC091009
目次 ---- 1
目 次
1. 概要 ............................................................................................................................................................. 1
1.1. 主要仕様 ............................................................................................................................................... 1
1.2. メモリーマップ .................................................................................................................................... 5
2. 機能ブロック図 ........................................................................................................................................... 6
2.1. 基板イメージ(参考) ......................................................................................................................... 7
3. 仕様の詳細 .................................................................................................................................................. 9
3.1. CPU ..................................................................................................................................................... 9
3.2. DMC .................................................................................................................................................... 9
3.3. PCI Express ...................................................................................................................................... 10
3.4. SMC0 バス ......................................................................................................................................... 15
3.4.1. SMC0 メモリーマップ ............................................................................................................... 15
3.5. SMC1 バス ......................................................................................................................................... 18
3.6. NMC .................................................................................................................................................. 20
3.7. CLCD ................................................................................................................................................. 21
3.8. UART0 (COM1) ................................................................................................................................ 26
3.8.1. COM1 コネクタ CN13 : MX2C-0912-132 ................................................................................ 26
3.9. multiplexed AXI master/slave interface ......................................................................................... 26
3.10. NOR Flash ROM ........................................................................................................................... 32
3.11. FPGA EPC1F400C8N ................................................................................................................... 33
3.11.1. 機能 ......................................................................................................................................... 33
3.11.2. CPU へのステム・コンフィグレーション設定........................................................................ 34
3.11.3. システム・コンフィグレーション・シーケンス .................................................................... 34
3.11.4. CPU へのリセット制御 .......................................................................................................... 35
3.11.5. リセット・シーケンス ............................................................................................................ 35
3.11.6. CPU への端子設定 ................................................................................................................. 36
3.11.7. CPU への割込み接続 .............................................................................................................. 36
3.11.8. SMC0 バス制御...................................................................................................................... 38
3.11.9. FPGA 搭載回路 ...................................................................................................................... 39
3.11.10. FPGA へのコンフィグレーション ......................................................................................... 49
3.12. UART2,3,4 コネクタ .................................................................................................................... 50
3.12.1. COM2,3,4 コネクタ CN14, CN15, CN16 : HTST-105-01-L-DV ......................................... 50
3.13. USB HOST .................................................................................................................................... 51
3.13.1. USB HOST-IF コネクタ CN11 : 5787745-2 ......................................................................... 51
3.14. LAN ................................................................................................................................................ 52
3.14.1. LAN-IF コネクタ CN12 : J0026D21BNL ............................................................................ 52
3.15. SD カード ....................................................................................................................................... 53
3.15.1. SD-CARD コネクタ CN17 : DM1AA-SF-PEJ ..................................................................... 53
3.16. AUDIO CODEC ............................................................................................................................ 54
3.16.1. コネクタ CN4 : JA33331-H21P-4F ...................................................................................... 54
3.17. RTC ................................................................................................................................................ 55
3.18. スイッチ ......................................................................................................................................... 55
3.18.1. POWER SW SW1 : JB-15HFBP2 ......................................................................................... 55
3.18.2. RESET SW SW3 : JB-15HFBP2 ........................................................................................ 55
3.18.3. USER DIPSW SW2 : CHS-08TA1 ........................................................................................ 55
3.18.4. HW DIPSW SW4 : CHS-04TA1 ......................................................................................... 55
3.19. ジャンパー ..................................................................................................................................... 56
3.19.1. JP1 R 音声チャンネル XJ8B-0311........................................................................................ 56
3.19.2. JP2 L音声チャンネル XJ8B-0311 ....................................................................................... 56
3.19.3. JP3 CPU コア電源供給 XJ8C-0611 .................................................................................... 57
3.20. 表示器 ............................................................................................................................................. 58
3.21. デバッカ用コネクタ ....................................................................................................................... 59
3.21.1. JTAG-ICE コネクタ CN18 : XG4C-2031 ............................................................................. 59
3.21.2. TRACE-A コネクタ CN23 : 2-5767004-2 ............................................................................. 60
3.21.3. TRACE-B コネクタ CN24 : 2-5767004-2(未実装) ............................................................. 61
KZDOC091009
2 ---- 目次
3.21.4. DB_DBGACK, TC_EDBGRQ 処理 ....................................................................................... 61
3.22. パワーオン・リセット ................................................................................................................... 62
3.23. パネル用コネクタ .......................................................................................................................... 62
3.23.1. PANEL コネクタ CN20 : XJ8C-1011 ................................................................................... 62
3.24. 供給電源用コネクタ ....................................................................................................................... 63
3.24.1. コネクタ CN19 : 44206-0007 ................................................................................................ 63
3.24.2. コネクタ CN21 : HEC0470-01-630 ...................................................................................... 63
3.25. FAN 用コネクタ ............................................................................................................................. 64
3.25.1. コネクタ CN26 : 0039276023(未実装) .................................................................................. 64
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概要 ---- 1
1. 概要
1.1. 主要仕様
項番 項目 仕様
1 CPU CPU Cortex-A9 MPCore Test Chip※
CPU 周波数 400MHz
バス周波数 80MHz
2 NOR Flash ROM 容量 64MB
使用素子 S29GL256P90TFIR10×2
制御 Cortex-A9 SMC0 + SN74AVC16T245
3 NAND Flash ROM 容量 256MB
使用素子 MT29F2G08AADWP:D
制御 Cortex-A9 NMC + SN74AVC16T245
4 DDR2 SDRAM 容量 512MB
使用素子 EDE2116ABSE-6E-E(2Gb)
クロック周波数 250MHz
制御 Cortex-A9 DMC
5 PCI Express
Switch
使用素子 PEX8616-BB50BCF
EEPROM AT25256AN-10SU-1.8
6 PCI Express
x4 lane SLOT
コネクタ(CN1) PCIE-064-02-F-D-TH
使用素子 Cortex-A9 PCI Express + PCI Express SW
7 PCI Express
x1 lane SLOT
コネクタ(CN2) PCIE-036-02-F-D-TH
使用素子 Cortex-A9 PCI Express + PCI Express SW
8 PCI Express
Mini Card
コネクタ(CN3) MM60-52B1-B1
ラッチ MM60-EZH039-B5
使用素子 Cortex-A9 PCI Express + PCI Express SW
9 LCD コネクタ
(CN5,CN7)
(LCDボード)
04-6240-040-021-846+
04-6240-024-026-846+
コネクタ(CN6)
(キャプチャ) 54104-5096
制御 Cortex-A9 CLCD + SN74AVC16T245 + FPGA
10 Tile Site コネクタ
(CN8,9,10)
QTH-090-05-F-D-A-K (HDRX, HDRY)(未実装)
QTH-150-05-F-D-A-K (HDRZ)(未実装)
制御 Cortex-A9 MAXI, SAXI
11 FPGA 使用素子 EP1C4F400C8N
制御 Cortex-A9 SMC0
※Cortex-A9のTechnical Reference Manual,及びTestChipの詳細なドキュメントに関しては最寄りのARMオ
フィスまでお問い合わせください
KZDOC091009
2 ---- 概要
項番 項目 仕様
12 RS232 (COM1) コネクタ(CN13) MX2C-0912-132
通信方式 調歩同期、全二重
制御方式 TXD,DTR,RTS,RXD,DSR,CTS,DCD,RI
クロック周波数 7.3728MHz
通信速度 1200bps ~ 460800bps
制御 Cortex-A9 UART0 + SN74AVC16T245+ MAX3243ECPWE4
13 RS232 (COM2,3,4) コネクタ
(CN14,CN15,CN16) HTST-105-01-L-DV
通信方式 調歩同期、全二重
制御方式 TXD,DTR,RTS,RXD,DSR,CTS,DCD,RI
クロック周波数 7.3728MHz
通信速度 1200bps ~ 460800bps
使用素子 Cortex-A9 SMC0 + TL16C554APNG4(UART2) +
MAX3243ECPWE4
14 USB HOST コネクタ(CN11) 5787745-2
表示器 VBUS2, VBUS3 電源供給時に点灯
使用素子 ISP1761BE
制御 Cortex-A9 SMC0 + SN74AVC16T245 + FPGA
15 LAN コネクタ(CN12) J0026D21BNL
表示器 SPEED_100, LINK_ACK 状態表示が可能
使用素子 LAN9118-MT
制御 Cortex-A9 SMC0, FPGA
EEPROM M93C46WMN6P
16 SDカード コネクタ(CN17) DM1AA-SF-PEJ
使用素子 TE4301PF
CLK_IN 50MHz(外部クロック入力),STOP制御あり
17 AUDIO CODEC コネクタ(CN4) JA33331-H21P-4F
BLUE : LINE IN
GREEN : PHONE OUT
RED : MIC IN
使用素子 CS42L51-CNZ
MCLK 12.288MHz
AUDIO DATA I2S, CS42L51-CNZ master
Control I2C
制御 FPGA
18 RTC 使用素子 RV5C348B-E2-F
バッテリ
(BTS1)
CH74-2032LF(ホルダー)
CR2032(ボタン電池)
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概要 ---- 3
項番 項目 仕様
19 SMC1拡張 コネクタ(CN25) QTH-060-03-L-D-A
使用素子 Cortex-A9 SMC1
20 スイッチ POWER SW(SW1) 3.3V,5V,12V 給電ON/OFF制御スイッチ
RESET SW(SW3) リセットスイッチ
USER DIPSW(SW2) プログラムで状態読み込み可
HW DIPSW(SW4) ハードウェア設定スイッチ(設定変更不可)
21 ジャンパー JP1,JP2 PHONE OUT / LINE OUT 選択
JP3 CORE_1.0V の供給の有無設定
22 表示器 VBUS2(LED4),
VBUS3(LED5) USB バス電源ON/OFF表示
SPEED_100(GREEN) LAN
LINK_ACK(YELLOW) LAN
SB POWER(LED12) 5VSB 給電状態表示
3.3V POWER
(LED13) 3.3V 給電状態表示
5V POWER(LED14) 5V 給電状態表示
USER LED
(LED6,7,8,9,10,
11,15,16)
プログラムによる点灯/消灯
JTAGnSW(LED17) JTAGnSW信号の状態表示
23 デバッカ コネクタ
(CN22,CN23,CN24)
XG4C-2031(JTAG-ICE)
2-5767004-2(TRACE PORT A)
2-5767004-2(TRACE PORT B)(未実装)
使用素子 Cortex-A9
24 リセット POWER SW(SW1)
(※1) 3.3V,5V,12V 給電ON/OFF制御スイッチ
RESET SW(SW3) リセットスイッチ
ICE_nRST(TP71) ICEからのリセット
nSRST JTAG-ICEまたはTRACE-Aコネクタからのリセット
※使用素子の詳細については、各使用素子のデータシート等の仕様書を参照してください。
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4 ---- 概要
項番 項目 仕様
25 パネル コネクタ(CN20) XJ8C-1011
POWER LED 5V 電源給電状態表示
POWER SW(※1) 電源ON/OFFスイッチ
STANBY LED(※1) 5VSB 電源給電状態表示
RESET SW リセットスイッチ
26 供給電源(※1) コネクタ 44206-0007(CN19) HEC0470-01-630(CN21)
3.3V A min ×
5V A min 3.5A min
5VSB A min ×
12V A min ×
仕様 ATX仕様 v2.2 DC+5V IN
27 ファン用電源 コネクタ(CN26) 0039276023(未実装)
28 生成電源
(5Vより生成)
CORE_1.0V 12A max
可変範囲
(計算値) 0.874V ~ 1.249V
使用素子 EN5366QI-T 2個並列
PEX_1.0V 6A max
使用素子 EN5366QI-T
1.0V 3A max
使用素子 EN5336QI-T
1.5V 1A max
使用素子 EN5311QI-T
2.5V 1A max
使用素子 EN5311QI-T
1.8V 3A max
使用素子 EN5336QI-T
3.3V 6A max
使用素子 EN5366QI-T
※1 DC+5V IN 入力の場合、POWER SW, STANBY LED の利用は出来ません。また、ボード外への電源供
給も行えません。
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概要 ---- 5
1.2. メモリーマップ
0xE000_0000 External AXI
0x8000_0000 Reserved
0x6000_0000 DMC(DDR2 SDRAM)
0x5000_0000 SMC1拡張コネクタ(CN25)
0x4000_0000 SMC0バス
0x2000_0000 PCI
0x1000_0000 peripherals
0x0000_0000
DMC
SMC0(SMC0 CS0)
※各領域の詳細については、本取扱い説明書及び Cortex-A9 MPCore test chip 仕様書を参照してく
ださい。
KZDOC091009
6 ---- 機能ブロック図
2. 機能ブロック図
Nor Flash
(64MByte)
SMC0
LAN
(LAN9118)
USB
(ISP1761)
FPGA
(EP1C4F400C8N)
RTC
(RV5C348B)
Audio codec
(CS42L51)
MPU
LCDC
PCIe
AXI(M)
AXI(S)
TILE
PCIex4
LAN-IF
LCD-IF1
LCD-IF2 LCDボード (タッチパネル、 スイッチ)
LCDボード ( 表示)
DDR2 DDR2 SDRAM
(512MByte)
NAND NAND Flash
(256MByte)
Audio
UART2
(16C554A)
UART0 COM1
COM2
USB HOST-IF
SD
(TE4301FP) S D -CARD
4 Lane
バッテリ ー
バッ クアップ
SMC1
PCIex1 1 Lane
MiniCard 1 Lane
PCIe SW
( PEX8616)
4 Lane
MAX3243
MAX3243
I2S
I2C
3.3V-1.8V変換 IC(SN74AVC16T245)
Capture-IF LCD出力キャプチャーボード
ATX POWER
DC+5V DC-DC
5VSB
12V
ATX_3.3V
5V
CORE_1.0V 1.0V 1.5V 1.8V PEX_1.0V 2.5V 3.3V
SMC1-BUS
COM3
COM4
コネクタ
KZDOC091009
仕様の詳細 ---- 9
3. 仕様の詳細
3.1. CPU
3.1.1. クロック入力
Cortex-A9端子 周波数 備考
TCREFCLK 50 MHz OSC(3.3V)出力を 3.3V→1.8V レベル変換して供給
3.1.2. リセット入力
Cortex-A9端子 備考
nPLLRESET FPGAの項を参照
nTCPORESET
nSYSRESET
3.1.2.1. システム・コンフィグレーション
Cortex-A9端子 備考
CFGCLK FPGAの項を参照
nCFGRST
CFGLOAD
CFGWnR
CFGDATA
CFGDATAOUT
3.1.2.2. 割込み
Cortex-A9端子 備考
CPUIRQ[0..42] FPGAの項を参照
EVENT_I
nFIRQ_I[0..3]
nIRQ_I[0..3]
3.2. DMC
DDR2-SDRAMを2個使用してデータバス幅32ビット構成としています。
2Gb:EDE2116ABSE-6E-E
3.2.1. DDR2-SDRAM仕様(参考)
DDR2 memory clock up to 250MHz
words x bits 128M x 16(2G)
internal banks 8
speed bin DDR2-667
(CL-tRCD-tRP) (5-5-5)
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10 ---- 仕様の詳細
3.3. PCI Express
クロック(CICREF)入力 100MHz(差動入力)
CPUのPCIeポートとPCI Express Switch(PEX8616) を介して、
PCI Express x4 SLOT
PCI Express x1 SLOT
PCI Express Mini Card
と接続されています。
3.3.1. PCI Express Switch(PEX8616)
CPUの PCIe Port と PEX8616 の Port0、PEX8616の Port1を PCI Express x1 コネクタ、Port5 を Mini Card
コネクタおよび Port6を PCI Express X4コネクタへそれぞれ接続しています。
PEX8616初期設定用に EEPROMが利用可能です。
Hot Plug機能は未使用となります。
Port 0 Port 1
Port 5
Port 6 EEPROM
PCIex1
MiniCard
PCIex4
PEX8616
4
4
1
1 CPU
PCI Express 接続図
3.3.1.1. Port0 Upstream
CPUの8Laneの内の4Laneが PEX8616の Port0に接続されています。
CPU端子 signal PEX8616端子
TOD0 TC_TOD0 PEX_PER0
RID0 TC_RID0 PEX_PET0
TOD1 TC_TOD1 PEX_PER1
RID1 TC_RID1 PEX_PET1
TOD2 TC_TOD2 PEX_PER2
RID2 TC_RID2 PEX_PET2
TOD3 TC_TOD3 PEX_PER3
RID3 TC_RID3 PEX_PET3
TOD4 - -
RID4 - -
TOD5 - -
RID5 - -
TOD6 - -
RID6 - -
TOD7 - -
RID7 - -
KZDOC091009
仕様の詳細 ---- 11
3.3.1.2. Port1 Downstream
PEX8616の Port1の4Lane の内の1Laneが PCIex1コネクタに接続されています。
PEX8616端子 signal PCIex1
PEX_PET4 TX4 PET0
PEX_PER4 RX4 PER0
PEX_PET5 NC -
PEX_PER5 NC -
PEX_PET6 NC -
PEX_PER6 NC -
PEX_PET7 NC -
PEX_PER7 NC -
3.3.1.3. Port5 Downstream
PEX8616の Port5の4Lane の内の1Laneが MiniCard コネクタに接続されています。
PEX8616端子 signal MiniCard
PEX_PET24 TX24 PET0
PEX_PER24 RX24 PER0
PEX_PET25 NC -
PEX_PER25 NC -
PEX_PET26 NC -
PEX_PER26 NC -
PEX_PET27 NC -
PEX_PER27 NC -
3.3.1.4. Port6 Downstream
PEX8616の Port6の4Lane 全てが PCIex4コネクタに接続されています。
PEX8616端子 signal PCIex4
PEX_PET28 TX28 PET0
PEX_PER28 RX28 PER0
PEX_PET29 TX29 PET1
PEX_PER29 RX29 PER1
PEX_PET30 TX30 PET2
PEX_PER30 RX30 PER2
PEX_PET31 TX31 PET3
PEX_PER31 RX31 PER3
KZDOC091009
12 ---- 仕様の詳細
3.3.2. PCI Express x4 コネクタ
3.3.2.1. PCIex4コネクタ CN1 : PCIE-064-02-F-D-TH
Pin Side B
Pin Side A
Name Description Name Description
1 +12V 1 (PRSNT1#) PU
2 +12V 2 +12V
3 +12V 3 +12V
4 GND 4 GND
5 (SMCLK) 5 (TCK)
6 (SMDAT) 6 (TDI)
7 GND 7 (TDO)
8 +3.3V 8 (TMS)
9 (TRST) 9 +3.3V
10 3.3Vaux 10 +3.3V
11 (WAKE#) PD 11 PERST#
Mechanical key
12 (RSVD) 12 GND
13 GND 13 REFCLK+
14 PETp0 14 REFCLK-
15 PETn0 15 GND
16 GND 16 PERp0
17 (PRSNT2#) PU 17 PERn0
18 GND 18 GND
19 PETp1 19 RSVD
20 PETn1 20 GND
21 GND 21 PERp1
22 GND 22 PERn1
23 PETp2 23 GND
24 PETn2 24 GND
25 GND 25 PERp2
26 GND 26 PERn2
27 PETp3 27 GND
28 PETn3 28 GND
39 GND 39 PERp3
30 (RSVD) 30 PERn3
31 (PRSNT2#) PU 31 GND
32 GND 32 (RSVD)
※()内信号は未使用となります。PU:プルアップ、PD:ルダウン
KZDOC091009
仕様の詳細 ---- 13
3.3.3. PCI Express x1 コネクタ
3.3.3.1. PCIex1コネクタ CN2 : PCIE-036-02-F-D-TH
Pin Side B
Pin Side A
Name Description Name Description
1 +12V 1 (PRSNT1#) PU
2 +12V 2 +12V
3 +12V 3 +12V
4 GND 4 GND
5 (SMCLK) 5 (TCK)
6 (SMDAT) 6 (TDI)
7 GND 7 (TDO)
8 +3.3V 8 (TMS)
9 (TRST) 9 +3.3V
10 3.3Vaux 10 +3.3V
11 (WAKE#) PD 11 PERST#
Mechanical key
12 (RSVD) 12 GND
13 GND 13 REFCLK+
14 PETp0 14 REFCLK-
15 PETn0 15 GND
16 GND 16 PERp0
17 (PRSNT2#) PU 17 PERn0
18 GND 18 GND
※()内信号は未使用となります。PU:プルアップ、P:プルダウン
KZDOC091009
14 ---- 仕様の詳細
3.3.4. PCI Express Mini Cardコネクタ
USBコントローラのポート1も接続されています。
3.3.4.1. MiniCardコネクタ CN3 : MM60-52B1-B1 ラッチ MM60-EZH039-B5
Pin Name Description Pin Name Description
52 +3.3V 51 (RSVD)
50 GND 49 (RSVD)
48 +1.5V 47 (RSVD)
46 (LED_WPAN#) 45 (RSVD)
44 (LED_WLAN#) 43 (RSVD)
42 (LED_WWAN#) 41 (RSVD)
40 GND 39 (RSVD)
38 USB_D+ 37 (RSVD)
36 USB_D- 35 GND
34 GND 33 PETp0
32 (SMB_DATA) 31 PETn0
30 (SMB_CLK) 29 GND
28 +1.5V 27 GND
26 GND 25 PERp0
24 (+3.3Vaux) 23 PERn0
22 PERST# 21 GND
20 W_DISABLE# PD->High(*) 19 (UIM_C4)
18 GND 17 (UIM_C8)
Mechanical Key
16 (UIM_VPP) 15 GND
14 (UIM_RESET) 13 REFCLK+
12 (UIM_CLK) 11 REFCLK-
10 (UIM_DATA) 9 GND
8 (UIM_PWR) 7 (CLKREQ#) PU
6 1.5V 5 (RSVD)
4 GND 3 (RSVD)
2 3.3V 1 (WAKE#) PU
()内信号は未使用となります。PU:プルアップ、P:プルダウン
* リセット中に Highレベルになり、以降 Highレベルに設定されます。
KZDOC091009
仕様の詳細 ---- 15
3.4. SMC0バス
SN74AVC16T245を通して、NOR Flash ROM、UART、LANC、USBC、SDC、FPGAと接続しています。
CPUと FPGA とは、一部信号を直接接続しています。
1.8V<->3.3V 変換
SMC0A
SMC0D
32
32
CPU
FROMA
FROMD
FPGA
制御
SMC0バス回路構成
3.4.1. SMC0 メモリーマップ
Chip Select Base Address(Hex) デバイス
CS0 4000 0000 NOR Flash ROM
CS1 5000 0000 未使用
CS2 4800 0000 UART2, SDC, FPGA
CS3 4C00 0000 LAN, USB
KZDOC091009
16 ---- 仕様の詳細
3.4.1.1. CS0メモリーマップ
Offset(Hex) デバイス データバス幅(bit)
0000 0000 NOR Flash ROM 32
3.4.1.2. CS1メモリーマップ
本ボードでは未使用となります。
3.4.1.3. CS2メモリーマップ
全て 32 ビット空間となります。
Offset(Hex) デバイス データバス幅(bit)
31-24 23-16 15-8 7-0
0000 0000 UART2 CSA ○
0080 0000 UART2 CSB ○
0100 0000 UART2 CSC ○
0180 0000 UART2 CSD ○
0200 0000 SD ○ ○
0280 0000 FPGA ○ ○ ○ ○
○のビットが有効データとなります。
3.4.1.4. CS3メモリーマップ
Offset(Hex) デバイス データバス幅(bit)
31:24 23:16 15:8 7:0
0000 0000 LAN ○ ○ ○ ○
0200 0000 USB ○ ○ ○ ○
○のビットが有効データとなります。
KZDOC091009
仕様の詳細 ---- 17
3.4.2. バス・タイミング
3.4.3. ライト・バス・タイミング
Bus clock
cs_n
we_n
add
data_out
3.4.4. リード・バス・タイミング
Bus clock
cs_n
oe_n
add
data_in
KZDOC091009
18 ---- 仕様の詳細
3.5. SMC1バス
本ボードでは未使用となります。
3.5.1. SMC1-BUSコネクタ CN25 : QTH-060-03-L-D-A(未実装)
Pin Side B Side A
Name Description Name Description
1 1.8V Power 1.8V Power
2 1.8V Power 1.8V Power
3 1.8V Power 1.8V Power
4 1.8V Power 1.8V Power
5 SMC1_A1 Address SMC1_A0 Address
6 SMC1_A3 Address SMC1_A2 Address
7 SMC1_A5 Address SMC1_A4 Address
8 SMC1_A7 Address SMC1_A6 Address
9 SMC1_A9 Address SMC1_A8 Address
10 SMC1_A11 Address SMC1_A10 Address
11 SMC1_A13 Address SMC1_A12 Address
12 SMC1_A15 Address SMC1_A14 Address
13 GND Ground GND Ground
14 SMC1_A17 Address SMC1_A16 Address
15 SMC1_A19 Address SMC1_A18 Address
16 SMC1_A21 Address SMC1_A20 Address
17 SMC1_A23 Address SMC1_A22 Address
18 SMC1_A25 Address SMC1_A24 Address
19 SMC1_A27 Address SMC1_A26 Address
20 SMC1_A29 Address SMC1_A28 Address
21 SMC1_A31 Address SMC1_A30 Address
22 GND Ground GND Ground
23 SMC1_nADV Control SMC1_nBAA Control
24 SMC1_nCS1 Control SMC1_nCS0 Control
25 SMC1_nCS3 Control SMC1_nCS2 Control
26 SMC1_nWE Control SMC1_nOE Control
27 GND Ground SMC1_nCRE control
28 SMC1_CLK0 Clock GND Ground
29 GND Ground SMC1_CLK1 Clock
30 RSVD Reserved GND Ground
※SMC1_Aには、SMC0_ADDが接続されています。
KZDOC091009
仕様の詳細 ---- 19
Pin Side B Side A
Name Description Name Description
31 GND Ground GND Ground
32 SMC1_CLK2 Clock GND Ground
33 GND Ground SMC1_CLK3 Clock
34 SMC1_FBCLK Control SMC1_WAIT Control
35 SMC1_INT Control GND Ground
36 GND Ground SMC1_D0 Data
37 SMC1_D0 Data SMC1_D2 Data
38 SMC1_D3 Data SMC1_D4 Data
39 SMC1_D5 Data SMC1_D6 Data
40 SMC1_D7 Data SMC1_D8 Data
41 SMC1_D9 Data SMC1_D10 Data
42 SMC1_D11 Data SMC1_D12 Data
43 SMC1_D13 Data SMC1_D14 Data
44 SMC1_D15 Data GND Ground
45 GND Ground SMC1_D16 Data
46 SMC1_D17 Data SMC1_D18 Data
47 SMC1_D19 Data SMC1_D20 Data
48 SMC1_D21 Data SMC1_D22 Data
49 SMC1_D23 Data SMC1_D24 Data
50 SMC1_D25 Data SMC1_D26 Data
51 SMC1_D27 Data SMC1_D28 Data
52 SMC1_D29 Data SMC1_D30 Data
53 SMC1_D31 Data GND Ground
54 GND Ground SMC1_nBLS0 Control
55 SMC1_nBLS1 Control SMC1_nBLS2 Control
56 SMC1_nBLS3 Control RSVD Reserved
57 3.3V Power 3.3V Power
58 3.3V Power 3.3V Power
59 3.3V Power 3.3V Power
60 3.3V Power 3.3V Power
※SMC1_Dには、SMC0_Dが接続されています。
KZDOC091009
20 ---- 仕様の詳細
3.6. NMC
SN74AVC16T245を通して、256MBの NAND Flash ROM が接続されています。
NMC_CS0を使用しています。
NAND FLASH CPU
1.8V <-> 3.3 変換
NMC_CS0
NAND Flash 回路構成
NMC タイミングレジスタ参考設定値
NAND_t_rr 0x4
NAND_t_ar 0x2
NAND_t_clr 0x2
NAND_t_wp 0x2
NAND_t_rea 0x2
NAND_t_wc 0x4
NAND_t_rc 0x6
KZDOC091009
仕様の詳細 ---- 21
3.7. CLCD
クロック(CLCDCLK)入力 23.8MHz
SN74AVC16T245を通して、LCD ボード用 LCD-IF1、LCD-IF2コネクタおよび LCD 出力キャプチャボード用
Capture-IFコネクタへ接続さています。
LCD-IF1、LCD-IF2コネクタへ接続できる LCDボードは、シマフジ製 LCDボードで、表示および LCDボー
ド上のタッチパネルやスイッチを利用できます。
また、Capture-IFコネクタへは、LCD出力キャプチャーボードを接続できます。
LCD-IF1 CPU
CLCD
1.8V <-> 3.3 変換
LCD-IF2
Capture-IF
FPGA
CLCD 回路構成
3.7.1. LCDボード仕様
DCLK 23.8MHz
表示 800×480ピクセル
表示色 65536色(R=5ビット、G=6ビット、B=5ビット)
タッチパネル FPGA内蔵回路により制御(LCD_PAD)
スイッチ FPGA内蔵回路により制御(LCD_KEY)
3.7.2. LCD-IF1コネクタ CN5 : 04-6240-040-021-846+ LCDボード
1 40
KZDOC091009
22 ---- 仕様の詳細
PIN Name Description
1 3.3V Power
2 3.3V Power
3 3.3V Power
4 3.3V Power
5 NC Not Connected
6 GND Ground
7 GND Ground
8 NC Not Connected
9 NC Not Connected
10 NC Not Connected
11 VSYNC V sync
12 DEN Data Enable
13 NC Not Connected
14 DCLK Dot Clock
15 HSYNC H sync
16 GND Ground
17 GND Ground
18 R5 Data
19 R4 Data
20 R3 Data
21 R2 Data
22 R1 Data
23 G5 Data
24 G4 Data
25 G3 Data
26 GND Ground
27 GND Ground
28 G2 Data
29 G1 Data
30 G0 Data
31 B5 Data
32 B4 Data
33 B3 Data
34 B2 Data
35 B1 Data
36 NC Not Connected
37 NC Not Connected
38 NC Not Connected
39 NC Not Connected
40 NC Not Connected
※コネクタ端子番号は、コネクタ自体の端子割り振りと異なります。
KZDOC091009
仕様の詳細 ---- 23
3.7.3. LCD-IF2コネクタ CN7 : 04-6240-024-026-846+ LCDボード
PIN Name Description
1 3.3V Power
2 3.3V Power
3 GND Ground
4 GND Ground
5 nPOWER LCD I/F
6 /LCD FLON LCD I/F
7 /RESET LCD I/F
8 PAD DCLK PAD I/F
9 PAD DOUT PAD I/F
10 PAD DIN PAD I/F
11 /PAD IRQ PAD I/F
12 /PAD CS PAD I/F
13 GND Ground
14 GND Ground
15 KEY OUT2 KEY I/F
16 KEY OUT1 KEY I/F
17 KEY OUT0 KEY I/F
18 KEY IN4 KEY I/F
19 KEY IN3 KEY I/F
20 KEY IN2 KEY I/F
21 KEY IN1 KEY I/F
22 KEY IN0 KEY I/F
23 GND Ground
24 GND Ground
※コネクタ端子番号は、コネクタ自体の端子割り振りと異なります。
1 24
KZDOC091009
24 ---- 仕様の詳細
3.7.4. LCDキャプチャボード仕様
DCLK 23.8MHz
表示 800×480ピクセル
表示色 16777216色(R=8ビット、G=8ビット、B=8ビット)
3.7.5. Captureコネクタ CN6 : 54104-5096(未実装) LCDキャプチャボード
PIN Name Description
1 NC Not Connected
2 NC Not Connected
3 NC Not Connected
4 NC Not Connected
5 NC Not Connected
6 NC Not Connected
7 NC Not Connected
8 B0 Data
9 B1 Data
10 B2 Data
11 B3 Data
12 B4 Data
13 B5 Data
14 B6 Data
15 B7 Data
16 G0 Data
17 G1 Data
18 G2 Data
19 G3 Data
20 G4 Data
21 G5 Data
22 G6 Data
23 G7 Data
24 R0 Data
25 R1 Data
1 50
KZDOC091009
仕様の詳細 ---- 25
PIN Name Description
26 R2 Data
27 R3 Data
28 R4 Data
29 R5 Data
30 R6 Data
31 R7 Data
32 HSYNC H sync
33 VSYNC V sync
34 DCLK Dot Clock
35 GND Ground
36 NC Not Connected
37 3.3V Power
38 3.3V Power
39 NC Not Connected
40 NC Not Connected
41 NC Not Connected
42 NC Not Connected
43 NC Not Connected
44 NC Not Connected
45 NC Not Connected
46 NC Not Connected
47 NC Not Connected
48 DEN Data Enable
49 GND Ground
50 GND Ground
※コネクタ端子番号は、コネクタ自体の端子割り振りと異なります。
KZDOC091009
26 ---- 仕様の詳細
3.8. UART0 (COM1)
通信方式 調歩同期、全二重
制御方式 TXD,DTR,RTS,RXD,DSR,CTS,DCD,RI
クロック入力(UARTCLK) 7.3728MHz
通信速度 1200bps ~ 460800bps
制御 Cortex-A9 UART0 + MAX3243ECAI+
3.8.1. COM1 コネクタ CN13 : MX2C-0912-132
PIN Name Description
1 DCD Data carrier detect
2 RxD Serial input
3 TxD Transmit outputs
4 DTR Data terminal ready
5 GND Ground
6 DSR Data set ready.
7 RTS Request to send
8 CTS Clear to send
9 RI Ring detect indicator
3.9. multiplexed AXI master/slave interface
Cortex-A9端子 周波数 備考
EXTMAXICLK 50 MHz OSC(3.3V)出力を 3.3V→1.8Vレベル変換して供給
EXTMAXICLK2 100 MHz
EXTSAXICLK 50 MHz
EXTSAXICLK2 100 MHz
CPUの master信号は、HDRYコネクタに、slave 信号は、HDRXコネクタに接続されています。
master/slave 信号の一部信号は、HDRZ コネクタに接続されます。
Tile Tileの信号は全て 1.8Vとなっています。
KZDOC091009
仕様の詳細 ---- 27
3.9.1. HDRXコネクタ CN9 : QTH-090-05-F-D-A-K(未実装)
PIN name PIN name
2 MARADDR_SP_12 1 MARADDR_SP_13
4 MARADDR_SP_11 3 MARADDR_SP_14
6 MARADDR_SP_10 5 MARADDR_SP_15
8 MARADDR_SP_9 7 MARID_SP_0
10 MARADDR_SP_8 9 MARID_SP_1
12 MARADDR_SP_7 11 MARLEN_SP_0
14 MARADDR_SP_6 13 MARLEN_SP_1
16 MARADDR_SP_5 15 MARSIZE_SP
18 MARADDR_SP_4 17
20 MARADDR_SP_3 19 MARPROT_SP_0
22 MARADDR_SP_2 21 MARBURST_SP
24 MARADDR_SP_1 23 MARLOCK_SP
26 MARADDR_SP_0 25 MARCACHE_SP_0
28 MBREADY_SP 27 MARCACHE_SP_1
30 MBVALID_SP 29 MARVALID_SP
32 MBRESP_SP 31 MARREADY_SP
34 33 MRDATA_SP_0
36 MBID_SP_1 35 MRDATA_SP_1
38 MBID_SP_0 37 MRDATA_SP_2
40 MAWREADY_SP 39 MRDATA_SP_3
42 MAWVALID_SP 41 MRDATA_SP_4
44 MAWCACHE_SP_1 43 MRDATA_SP_5
46 MAWCACHE_SP_0 45 MRDATA_SP_6
48 MAWLOCK_SP 47 MRDATA_SP_7
50 MAWBURST_SP 49 MRDATA_SP_8
52 MAWPROT_SP_0 51 MRDATA_SP_9
54 SP_nRST 53 MRDATA_SP_10
56 55 MRDATA_SP_11
58 MAWSIZE_SP 57 MRDATA_SP_12
60 MAWLEN_SP_1 59 MRDATA_SP_13
62 MAWLEN_SP_0 61 MRDATA_SP_14
64 MAWID_SP_1 63 MRDATA_SP_15
66 MAWID_SP_0 65 MRDATA_SP_16
68 MAWADDR_SP_15 67 MRDATA_SP_17
70 MAWADDR_SP_14 69 MRDATA_SP_18
72 MAWADDR_SP_13 71 MRDATA_SP_19
74 MAWADDR_SP_12 73 MRDATA_SP_20
76 MAWADDR_SP_11 75 MRDATA_SP_21
78 MAWADDR_SP_10 77 MRDATA_SP_22
80 MAWADDR_SP_9 79 MRDATA_SP_23
82 MAWADDR_SP_8 81 MRDATA_SP_24
84 MAWADDR_SP_7 83 MRDATA_SP_25
86 MAWADDR_SP_6 85 MRDATA_SP_26
88 MAWADDR_SP_5 87 MRDATA_SP_27
90 MAWADDR_SP_4 89 MRDATA_SP_28
1
2 180
179
KZDOC091009
28 ---- 仕様の詳細
92 MAWADDR_SP_3 91 MRDATA_SP_29
94 MAWADDR_SP_2 93 MRDATA_SP_30
96 MAWADDR_SP_1 95 MRDATA_SP_31
98 MAWADDR_SP_0 97 MRID_SP_0
100 MWREADY_SP 99 MRID_SP_1
102 MWVALID_SP 101 MRRESP_SP
104 MWLAST_SP 103 MRLAST_SP
106 MWSTRB_SP_3 105 MRVALID_SP
108 MWSTRB_SP_2 107 MRREADY_SP
110 MWSTRB_SP_1 109
112 MWSTRB_SP_0 111
114 MWID_SP_1 113
116 MWID_SP_0 115
118 MWDATA_SP_31 117
120 MWDATA_SP_30 119
122 MWDATA_SP_29 121
124 MWDATA_SP_28 123
126 MWDATA_SP_27 125
128 MWDATA_SP_26 127
130 MWDATA_SP_25 129
132 MWDATA_SP_24 131
134 MWDATA_SP_23 133
136 MWDATA_SP_22 135
138 MWDATA_SP_21 137
140 MWDATA_SP_20 139
142 MWDATA_SP_19 141
144 MWDATA_SP_18 143
146 MWDATA_SP_17 145
148 MWDATA_SP_16 147
150 MWDATA_SP_15 149
152 MWDATA_SP_14 151
154 MWDATA_SP_13 153
156 MWDATA_SP_12 155
158 MWDATA_SP_11 157
160 MWDATA_SP_10 159
162 MWDATA_SP_9 161
164 MWDATA_SP_8 163
166 MWDATA_SP_7 165
168 MWDATA_SP_6 167
170 MWDATA_SP_5 169
172 MWDATA_SP_4 171
174 MWDATA_SP_3 173
176 MWDATA_SP_2 175
178 MWDATA_SP_1 177
180 MWDATA_SP_0 179
KZDOC091009
仕様の詳細 ---- 29
3.9.2. HDRYコネクタ CN10 : QTH-090-05-F-D-A-K(未実装)
PIN name PIN name
2 MARADDR_MP_13 1 MARADDR_MP_12
4 MARADDR_MP_14 3 MARADDR_MP_11
6 MARADDR_MP_15 5 MARADDR_MP_10
8 MARID_MP_0 7 MARADDR_MP_9
10 MARID_MP_1 9 MARADDR_MP_8
12 MARLEN_MP_0 11 MARADDR_MP_7
14 MARLEN_MP_1 13 MARADDR_MP_6
16 MARSIZE_MP 15 MARADDR_MP_5
18 17 MARADDR_MP_4
20 MARPROT_MP_0 19 MARADDR_MP_3
22 MARBURST_MP 21 MARADDR_MP_2
24 MARLOCK_MP 23 MARADDR_MP_1
26 MARCACHE_MP_0 25 MARADDR_MP_0
28 MARCACHE_MP_1 27 MBREADY_MP
30 MARVALID_MP 29 MBVALID_MP(*1)
32 MARREADY_MP 31 MBRESP_MP
34 MRDATA_MP_0 33
36 MRDATA_MP_1 35 MBID_MP_1
38 MRDATA_MP_2 37 MBID_MP_0
40 MRDATA_MP_3 39 MAWREADY_MP
42 MRDATA_MP_4 41 MAWVALID_MP
44 MRDATA_MP_5 43 MAWCACHE_MP_1
46 MRDATA_MP_6 45 MAWCACHE_MP_0
48 MRDATA_MP_7 47 MAWLOCK_MP
50 MRDATA_MP_8 49 MAWBURST_MP
52 MRDATA_MP_9 51 MAWPROT_MP_0
54 MRDATA_MP_10 53 MP_nRST
56 MRDATA_MP_11 55
58 MRDATA_MP_12 57 MAWSIZE_MP
60 MRDATA_MP_13 59 MAWLEN_MP_1
62 MRDATA_MP_14 61 MAWLEN_MP_0
64 MRDATA_MP_15 63 MAWID_MP_1
66 MRDATA_MP_16 65 MAWID_MP_0
68 MRDATA_MP_17 67 MAWADDR_MP_15
70 MRDATA_MP_18 69 MAWADDR_MP_14
72 MRDATA_MP_19 71 MAWADDR_MP_13
74 MRDATA_MP_20 73 MAWADDR_MP_12
76 MRDATA_MP_21 75 MAWADDR_MP_11
78 MRDATA_MP_22 77 MAWADDR_MP_10
80 MRDATA_MP_23 79 MAWADDR_MP_9
82 MRDATA_MP_24 81 MAWADDR_MP_8
84 MRDATA_MP_25 83 MAWADDR_MP_7
86 MRDATA_MP_26 85 MAWADDR_MP_6
88 MRDATA_MP_27 87 MAWADDR_MP_5
90 MRDATA_MP_28 89 MAWADDR_MP_4
180
179
2
1
KZDOC091009
30 ---- 仕様の詳細
92 MRDATA_MP_29 91 MAWADDR_MP_3
94 MRDATA_MP_30 93 MAWADDR_MP_2
96 MRDATA_MP_31 95 MAWADDR_MP_1
98 MRID_MP_0 97 MAWADDR_MP_0
100 MRID_MP_1 99 MWREADY_MP
102 MRRESP_MP 101 MWVALID_MP
104 MRLAST_MP 103 MWLAST_MP
106 MRVALID_MP(*1) 105 MWSTRB_MP_3
108 MRREADY_MP 107 MWSTRB_MP_2
110 109 MWSTRB_MP_1
112 111 MWSTRB_MP_0
114 113 MWID_MP_1
116 115 MWID_MP_0
118 117 MWDATA_MP_31
120 119 MWDATA_MP_30
122 121 MWDATA_MP_29
124 123 MWDATA_MP_28
126 125 MWDATA_MP_27
128 127 MWDATA_MP_26
130 129 MWDATA_MP_25
132 131 MWDATA_MP_24
134 133 MWDATA_MP_23
136 135 MWDATA_MP_22
138 137 MWDATA_MP_21
140 139 MWDATA_MP_20
142 141 MWDATA_MP_19
144 143 MWDATA_MP_18
146 145 MWDATA_MP_17
148 147 MWDATA_MP_16
150 149 MWDATA_MP_15
152 151 MWDATA_MP_14
154 153 MWDATA_MP_13
156 155 MWDATA_MP_12
158 157 MWDATA_MP_11
160 159 MWDATA_MP_10
162 161 MWDATA_MP_9
164 163 MWDATA_MP_8
166 165 MWDATA_MP_7
168 167 MWDATA_MP_6
170 169 MWDATA_MP_5
172 171 MWDATA_MP_4
174 173 MWDATA_MP_3
176 175 MWDATA_MP_2
178 177 MWDATA_MP_1
180 179 MWDATA_MP_0
(*1)は、ボード上で 1KΩプルダウンされています。
KZDOC091009
仕様の詳細 ---- 31
3.9.3. HDRZコネクタ CN8 : QTH-150-05-F-D-A-K(未実装)
PIN name PIN name
46 BOARDDET1 45
48 BOARDDET0 47
112 LTINT 111
140 AXICLK1 139
142 AXICLK2 141
154 nSYSPOR 153
156 nSYSRST 155 nTILE_DET
258 MARPROT_MP_1 257
260 MARID_MP_2 259
262 MARID_MP_3 261
264 MARID_MP_4 263
266 MARID_MP_5 265
268 MAWID_MP_2 267
270 MAWID_MP_3 269
272 MAWID_MP_4 271
274 MAWID_MP_5 273
276 MAWPROT_MP_1 275
278 MBID_MP_2 277
280 MBID_MP_3 279
282 MBID_MP_4 281
284 MBID_MP_5 283
286 MRID_MP_2 285
288 MRID_MP_3 287
290 MRID_MP_4 289
292 MRID_MP_5 291
294 MWID_MP_2 293
296 MWID_MP_3 295
298 MWID_MP_4 297 MAWPROT_SP_1
300 MWID_MP_5 299 MARPROT_SP_1
※表は使用している端子のみとなります。
300
299
2
1
KZDOC091009
32 ---- 仕様の詳細
3.10. NOR Flash ROM
SN74AVC16T245を通して、64MBの NOR Flash ROM を2つ接続して、32ビット幅としています。
BYTE#端子、WP#/ACC端子は、Highレベル固定となります。
RY/BY#端子は未使用となります。
読出しはアクセスは、8,16,32ビット幅が可能ですが、書込みは、32ビット幅固定としてください。
NOR Flash
FROMA
NOR Flash
FROMD
BYTE# 3.3V
RY/BY#
WP#/ACC 3.3V
3.3V
3.3V WP#/ACC
RY/BY#
BYTE#
24
32
NOR Flash 回路構成
KZDOC091009
仕様の詳細 ---- 33
3.11. FPGA EPC1F400C8N
3.11.1. 機能
・CPUへのシステム・コンフィグレーション設定
・CPUへのリセット制御
・CPUへの端子設定
・CPUへの割込み接続(CPUIRQ[0:42], EVENT_i, nFIQ[0:3], nIRQ[0:3])
・SMC0バスのアドレスと制御信号から必要な信号の生成
・FPGA搭載回路
・FPGAへのコンフィグレーション
KZDOC091009
34 ---- 仕様の詳細
3.11.2. CPUへのステム・コンフィグレーション設定
リセット解除後の Cortex-A9へのリセット制御前に実行されます。
FPGA内にコード化されたコンフィグレーション・データをCFGRW0、CFGRW1、CFGRW2へ書き込みします。
CFGCLK
CFGLOAD
CFGWnR
CFGDATA
nBOARDPOR
nCFGRESET
② ③ ② ③
CFG_DONE
① ④
⑤
② ③
④ ④
システム・コンフィグレーション
3.11.3. システム・コンフィグレーション・シーケンス
nBOARDPOR = Low で、nCFGRESET <= Low
回路基本動作周波数 : 25MHz / 13 (CFGCLKx2 の周波数)
CFGCLK = 25MHz/13/2 = 961.5KHz ( < max1MHz )
BaseAddress0 = 0x000 (12bit)
CFGRW0 = 設定データ (32bit)
BaseAddress1 = 0x004 (12bit)
CFGRW1 = 設定データ (32bit)
BaseAddress2 = 0x008 (12bit)
CFGRW2 = 設定データ (32bit)
① nCFGRESET <= High
② nCFGWnR <= High、BaseAddress0を出力
③ CFGRW0を出力
④ CFGLOAD を出力
② BaseAddress1を出力
③ CFGRW1を出力
④ CFGLOAD を出力
② BaseAddress2を出力
③ CFGRW2を出力
④ CFGLOADを出力
⑤ CFG_DONE <= Highにしてシステム・コンフィグレーション・シーケンスを終了
KZDOC091009
仕様の詳細 ---- 35
3.11.4. CPUへのリセット制御
リセット信号入力でCPUへのシステム・コンフィグレーション設定の後に実行され、CPUへのリセット制
御とボード全体へのリセット信号出力を行います。
TCREFCLK
nPLLRESET
nTCPORESET
nSYSRESET
nBOARDPOR
B A 9 8 7 6 5 4 3 2 1 0
CFG_DONE
16384TCREFCLK
コンフィグレーション
CPUリセット制御
3.11.5. リセット・シーケンス
リセット信号 = Low で、nPLLRESET, nTCPORESET, nSYSRESET, DB_nSRST <= Low
ST_POR コンフィグレーション終了後, nPLLRESET <= High
ST_STEP1 TCREFCLKを 16384x8カウント後, nTCRESET <= High
ST_STEP2 TCREFCLKを 16384x4カウント後, nSYSRESET, DB_nSRST <= High
(他のデバイスもこのタイミングでリセットが解除されます)
ST_IDLE リセット解除状態を保持
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36 ---- 仕様の詳細
3.11.6. CPUへの端子設定
以下の端子は固定レベルを設定します。
Cortex-A9端子 設定値
TESTMODE Low
nBsTapEn High
CRGBYPASS Low
TMC1 Low
TMC2 Low
3.11.7. CPUへの割込み接続
CPU への割込み(CPUIRQ[42:0],EVENT_i,nFIQ[3:0],nIRQ[3:0])配線を決定しています。
Cortex-A9端
子
接続信号 仕様
CPUIRQ42 PMUIRQ3
CPUIRQ41 PMUIRQ2
CPUIRQ40 PMUIRQ1
CPUIRQ39 PMUIRQ0
CPUIRQ38 nLTINT Tile Site にボードが実装されると High となります。
※実装されるボードが対応していることが前提条件となります。
CPUIRQ37 LCD_PAD_IRQ LCD ボードのタッチパネル制御 IC からの割り込み信号 LCD_PAD_nIRQ
を反転した信号となります。
詳細については、LCDボードに実装されているタッチパネル制御 IC の
仕様書を参照してください。
CPUIRQ36 USB_DC_nIRQ 未使用
USBコントローラ LSIからの割込み信号 USB_DC_IRQを反転した信号と
なります。
CPUIRQ35 USB_HC_nIRQ USBコントローラ LSIからの割込み信号 USB_HC_IRQを反転した信号と
なります。
詳細については、USBコントローラ LSIの仕様書を参照してください。
CPUIRQ34 LAN_nIRQ LAN コントローラ LSI からの割込み信号 LAN_IRQ を反転した信号とな
ります。
詳細については、LANコントローラ LSIの仕様書を参照してください。
CPUIRQ33 LAN_nPME LAN コントローラ LSI からの割込み信号 LAN_PME を反転した信号とな
ります。
詳細については、LANコントローラ LSIの仕様書を参照してください。
CPUIRQ32 UART2_INTA 割込み発生時 Highとなります。
詳細については、UART2コントローラの仕様書を参照してください。
(UART2_INTDは未使用です) CPUIRQ31 UART2_INTB
CPUIRQ30 UART2_INTC
CPUIRQ29 UART2_INTD
CPUIRQ28 UART2_TXRDY UART2コントローラからの割込み信号 UART2_nTXRDY, UART2_nRXRDYを
反転した信号となります。
詳細については、UART2コントローラの仕様書を参照してください。 CPUIRQ27 UART2_RXRDY
KZDOC091009
仕様の詳細 ---- 37
CPUIRQ26 SD_INT SD コントローラからの割込み信号 SD_nINT を反転した信号となりま
す。
詳細については、SDコントローラの仕様書を参照してください。
CPUIRQ25 RTC_INTR RTC からの割込み信号 RTC_nINTRを反転した信号となります。
詳細については、RTCの仕様書を参照してください。
CPUIRQ24 LCD_PAD_DONE LCD ボードのタッチパネル制御 IC とのシリアル通信が終わると High
になります。
CPUIRQ23 I2C_DONE CODECとの制御シリアル通信動作が終了すると Highになります。
CPUIRQ22 I2S_DI_EMPTY CODECへの LR再生データ FIFOが空状態になると Highになります。
CPUIRQ21 I2S_DO_nEMPTY CODECからの LR 録音データ FIFOにデータがあると Highになります。
CPUIRQ20 I2S_DI_INT エッジ割込みを推奨
ただし、割込み処理が LRCK 周期以上かかった場合、次の立上りを検
出できない可能性があります。
LR 再生データを書込むタイミングで High になり、LRCLK の半周期時
間後に Lowになります。
CODECへの LR再生データを1組書込むタイミングとなります。
CPUIRQ19 I2S_DO_INT エッジ割込みを推奨
ただし、割込み処理が LRCK 周期以上かかった場合、次の立上りを検
出できない可能性があります。
LR 録音データが揃うと High になり、LRCLK の半周期時間後に Low に
なります。
CODECからの LR 録音データを1組読出すタイミングとなります。
CPUIRQ18 RTC_DONE RTC への通信が終了すると Highになります。
CPUIRQ17 RTC_nBUSY RTC_DONEが High になってから 62us間 Lowになります。
連続して RTCと通信する場合、highで通信可能を示します。
CPUIRQ16 PEX_INTA PEX8616 からの割込み信号 PEX_nINTAを反転した信号となります。
詳細については、PEX8616の仕様書を参照してください。
CPUIRQ15 PEX_DONE PEX8616 との I2C 通信が終了すると High になります。
CPUIRQ[14] I2S_UDF エッジ割込みを推奨
FIFOのデータ数により自動的に変化する信号となります。
再生動作中に再生データが途切れる(FIFO が空となる)と High になり
ます。
CPUIRQ[13] I2S_DI_nFULL CODEC への再生用 FIFO のデータ数が 256 組未満になると High になり
ます。
FIFOのデータ数により自動的に変化する信号となります。
CPUIRQ[12] I2S_DO_FULL CODEC からの録音用 FIFO のデータ数が 256 組以上になると High にな
ります。
FIFOのデータ数により自動的に変化する信号となります。
CPUIRQ[11:0] - Low 固定
EVENT_i - High固定
nFIQ[0:3] - High固定
nIRQ[0:3] - High固定
KZDOC091009
38 ---- 仕様の詳細
3.11.8. SMC0 バス制御
SMC0 バスのアドレスと制御信号から必要な信号の生成およびリセット時のリセット出力を行います。
・コントローラや ICへの CS、WE、RE信号などの出力
・コントローラや ICへのリセット出力
NOR 制御
CODEC 通信
LAN コントーラ制御
USB コントローラ制御
UART2 IC 制御
SD コントローラ制御
RTC IC 制御
MiniCard コネクタ
MPU 端子設定
SMC0_A
ICE 制御
Tile Site 制御
FROMD
MPU リセット
MPU SYS-CONF(*)
MPU IRQ
SCM0 制御
SMC0 バス制御
FPGA
* MPU SYS-CONF:システム・コンフィグレーション
FPGAバス制御構成図
KZDOC091009
仕様の詳細 ---- 39
3.11.9. FPGA搭載回路
FPGA 搭載回路として以下の機能を有しています。
・LCDボードのスイッチ状態取り込み(LCD_KEY)
・LCDボードのタッチパネル座標取り込み(LCD_PAD)
・CODECとの I2Cインタフェース通信(CODEC)
・CODECへの再生動作制御(PLAY_C)
・CODECへの再生データ出力(PLAY_L)
・CODECからの録音動作制御(REC_C)
・CODECからの録音データ入力(REC_D)
・RTCとのシリアル通信(RTC)
・PEX8616 とのシリアル通信(PEX_C)
・USER DIPSW、HW DIPSWの状態取り込みと USER LED の点灯制御(MISC_F)
3.11.9.1. FPGAレジスタマップ
Offset(Hex) レジスタ名 データバス幅
(bit)
機能
0280 0000 LCD_KEY 32 LCDボードのスイッチ状態取り込み
0280 0004 LCD_PAD 32 LCDボードのタッチパネル座標取り込み
0280 0008 CODEC 32 CODECとの I2Cインタフェース通信
0280 000C PLAY_C 32 CODECへの再生動作制御
0280 0010 PLAY_D 32 CODECへの再生データ出力
0280 0014 REC_C 32 CODECからの録音動作制御
0280 0018 REC_D 32 CODECからの録音データ入力
0280 001C MISC_7 32 予約
0280 0020 MISC_8 32 予約
0280 0024 RTC 32 RTCとのシリアル通信
0280 0028 PEX_I2S 32 PEX とのシリアル通信パラメータ(予約)
0280 002C MISC_B 32 予約
0280 0030 MISC_C 32 予約
0280 0034 MISC_D 32 予約
0280 0038 MISC_E 32 予約
0280 003C MISC_F 32 USER DIPSW、HW DIPSWの状態取り込み
USER LEDの点灯制御
KZDOC091009
40 ---- 仕様の詳細
3.11.9.1.1.レジスタ詳細
※表中の RW,RO,WO は、それぞれ、読み書き可、読み出しのみ可、書き込みのみ可となります。
3.11.9.1.2.LCDボードのスイッチ状態取り込み(LCD_KEY)
bit NAME R/W 機能
31:9 X - 不定
8 LCD_FLON RW LCDボードのバックライト制御
0:消灯
1:点灯
7 LCD_KEY_START RW LCD ボードのマトリックス・スイッチの状態を一定周期にス
キャンします。
0:スキャン停止
1:スキャン実行、LCD_KEY_RET を一定周期に更新し続けま
す。
6:0 LCD_KEY_RET RO LCD ボードのマトリックス・スイッチのスキャン結果を反映
します。
bit6=左側スイッチ(SW6)
bit5=右側スイッチ(SW4)
bit4=センタープッシュ(SW5-CT)
bit3=右下(SW5-D)
bit2=左下(SW5-C)
bit1=右上(SW5-B)
bit0=左上(SW5-A)
0:押下なし
1:押下あり
※LCD_KEY_RET の SW4,5,6 は、フジシマ製 LCD ボード内のスイッチを示します。
機 能:LCD ボードのマトリックス・スイッチを周期的にスキャンし結果を LCD_KEY_RET へ反映し
ます。
初期化:LCD_KEY_START に1をセット
操 作:ソフトは、LCD_KEY_RET を監視することにより、マトリックス・スイッチの状態を知るこ
とが出来ます。
KZDOC091009
仕様の詳細 ---- 41
3.11.9.1.3.LCDボードのタッチパネル座標取り込み(LCD_PAD)
bit NAME R/W 機能
31 LCD_PAD_nIRQ RO タッチパネル制御 ICからの割込み信号です。
タッチパネルにタッチされると Lowになります。
31:25 X - 不定
24 LCD_PAD_START RW LCDボードのタッチパネル制御 ICとの通信を開始します。
0:停止状態
1:通信開始、通信中
23 LCD_PAD_DONE RO LCDボードのタッチパネル制御 ICとの通信終了を示します。
通信終了状態で LCD_PAD_START に0を書くとクリアされま
す。
0:停止状態
1:通信終了
22:20 LCD_PAD_A RW 取得したい座標コードを設定します。
001:Y座標
101:X 座標
19 LCD_PAD_MODE RW 1(8bit)としてください。
18 LCD_PAD_SER RW 0(DFR)としてください。
17:16 LCD_PAD_PD RW 00(nPENIRQ Enable)としてください。
15:12 X - 不定
11-0 LCD_PAD_SDATA RO 取得したX座標またはY座標データ
機 能:LCD ボードのタッチパネルのペン座標の取得
初期化:なし
操 作:nPENIRT 割込みにより、ペン座標 X,Y を取得処理します。
LCD_PAD_A、LCD_PAD_MODE、LCD_PAD_SER、LCD_PAD_PD の設定をし、
LCD_PAD_START に1を書き込むと設定された座標コードの座標データを取得して
LCD_PAD_DONE が1になります。
LCD_PAD_SDATA を読み出した後、LCD_PAD_START に0を書き込みます。
ソフトは、X 座標、Y 座標を取り込みペン座標とします。
X 座標、Y 座標を複数回取り込むことにより、正しいペン座標を取得することが可能となりま
す。
KZDOC091009
42 ---- 仕様の詳細
3.11.9.1.4.CODECとの I2C通信(CDOEC)
bit NAME R/W 機能
31:24 X - 不定
23 EXEC RW CODEC とのシリアル通信を開始します。
0:停止状態
1:通信開始、通信状態
22 BUSY RO CODECとシリアル通信中を示します。
1:通信中
21 DONE RO CODECとの通信が終了したことを示します。
0:通信中または停止状態
1:通信終了
EXECに0を書き込むとクリアします。
20 ERR RO I2C通信の送信時の ACK,NACKを示します。
0:ACK
1:NACK
19 X - 不定
18:16 MODE RW 通信モード
15:8 I2C_WD RW 書き込みデータ
7:0 I2C_RD RO 読み出しデータ
機 能:CODEC との I2C 通信
初期化:MISC_F レジスタの CODEC_nRESET ビットを1にします。(CODEC リセット解除)
リセット解除後 10ms 以内に CODEC の Power Contorl 1 Register(0x02)の PDN ビットを1
にしてソフトウェアモードにします。
(1) Chip Address + Write Operation
MODE="000"、WD="10010100"として通信開始(EXEC=1)
DONE=1 になったら、ERR=0 であることを確認して通信停止(EXEC=0)
(2) MAP byte write
MODE="010"、WD="00000010"(0x02)、EXEC=1
DONE=1 になったら、ERR=0 であることを確認して通信停止(EXEC=0)
(3) Register Write
MODE="011"、WD="00000001"(PDN=1)、EXEC=1
DONE=1 になったら、ERR=0 であることを確認して通信停止(EXEC=0)
(4)以降、必要な設定をおこなってください。
chip address : 1001010
通信モード
MODE 動作
000 通信開始、継続してデータ(I2C_WD)の書込みを行い、引き続き通信を行います
001 通信開始、データ(I2C_WD)の書込みを行い通信を終了します
010 データを書込みして継続します
011 データを書込みして通信終了します
100 データを読出して継続します
101 データを読出して通信終了します
110 使用しません
111 データを読出して、NACK応答して通信終了します
(連続読出しを強制終了する場合などに使用)
KZDOC091009
仕様の詳細 ---- 43
3.11.9.1.5.CODECへの再生動作制御(PLAY_C)
bit NAME R/W 機能
31 I2S_DI_INT RO 再生データ LR を1組書き込むタイミングで High になり、
LRCLKの半周期時間後に Lowに戻ります。
30 I2S_UDF RO 再生動作中に再生データが途切れると Highになります。
29:4 X - 不定
3 I2S_PLAY RW 再生データの転送を開始します。
0:停止
1:再生開始
2 I2S_PLAY_RUN RO 再生動作を示します。
0:停止
1:再生中
1 I2S_DI_EMPTY RO 再生データ FIFOにデータがあることを示します。
0:データがある
1:データがない
0 I2S_DI_FULL RO 再生データ FIFOが256組以上あることを示します。
0:256組未満
1:256組以上
3.11.9.1.6.CODECへの再生データ出力(PLAY_D)
bit NAME R/W 機能
31:24 X - 不定
23:0 I2S_DI WO L/R再生データ
機 能:CODEC へ出力する再生データを出力します。
初期化:CODEC への再生のための設定
操 作:I2S_DI_EMPTY の立上りで割込みをかけて LR 再生データを FIFO へ書き込む手順を示しま
す。
CODEC を再生動作状態、I2S_DI_EMPTY の立上りで割り込みを許可にしてから PLAY_C レ
ジスタの I2S_PLAY に1を書きます。
I2S_DI_EMPTY ビットが0→1(立上り)の割り込みで再生データを PLAY_D レジスタへ L
チャネル再生データ、R チャネル再生データの順で書込みます。
以降、I2S_DI_EMPTY の立上りごとに LR の順で再生データの書込みを行います。
再生を終了する場合には、割込みを禁止し I2S_PLAY を0にし、I2S_PLAY_RUN が0になる
と再生が終了いたします。
(I2S_PLAY_RUN が0になると FIFO に残っているデータもクリアされます。)
その後、CODEC の再生動作を停止します。
注 意:再生開始時および再生中に I2S_DI_EMPTY が1になってからサンプリング・クロック(LRCK)
の半周期以内に最初の L 用再生データを FIFO へ書き込む必要があります。
また、これ以降の R、L、R...のそれぞれの書込み周期も LRCK の半周期以内に書き込む必
要があります。
KZDOC091009
44 ---- 仕様の詳細
3.11.9.1.7.CODECへの再生データの FIFOへの書込みタイミング
LRCK
EMPTY
FIFO_RE
SDIN
WE
①
⑦
③
PLAY_RUN
⑥ ④
⑤
③ ⑧
②
④
DI_INT
⑨
DI_UDF
<FIFO に LR 再生データをためて使用する場合>
I2S_DI_FULL(立下りまたは Low レベルの割込み)を有効にしてから I2S_PLAY に1を書きます。
(1) I2S_DI_FULL が Low となります。
(2) FIFO へ256組の LR 再生データを書込みます。I2S_DI_FULL が Low→High となります。
(3) FIFO に256組の LR 再生データ分の空きが出来ると I2S_DI_FULL が High→Low になります。
(4) I2S_DI_FULL が Low になったら(2)から繰り返します。
<I2S_DI_EMPTY を割込みとして使用し LR 再生データを1組ずつ書き込む場合>
・再生開始→再生中
(I2S_DI_EMPTY の立上りでの割込み処理で LR 再生データを1組書き込みます)
割込みを有効にしてから I2S_PLAY に1を書きます。
①I2S_DI_EMPTY が0→1(立上り)となります。
②FIFO へ LR 再生データを1組書込みます。I2S_DI_EMPTY が1→0となります。
③L チャネル再生データを CODEC へ出力します。
④R チャネル再生データを CODEC へ出力,I2S_DI_EMPTY が0→1 となります。
②から繰り返します。
・再生開始および再生中に
⑤LRCK 半周期以内に R チャネル再生データを書けなかった場合
⑥CODEC へ000000hを出力します。I2S_UDF が high になります。
⑦次に書き込んだ再生データを R チャネルへ出力します。
・再生停止
割込みを禁止して I2S_PLAY に0を書きます。
I2S_PLAY_RUN が0になれば FIFO をクリアして再生停止となります。
<I2S_DI_INT の立上りでの割込みによる再生データ書込み(参考)>
I2S_DI_INT の割込みを有効にしてから I2S_PLAY に1を書きます。
⑨I2S_DI_INT 割込みが発生します。
②FIFO へ LR 再生データを1組書込みます。
③L チャネル再生データを CODEC へ出力します。
④R チャネル再生データを CODEC へ出力します。
以降割込みで LR 再生データを1組書込みます。
KZDOC091009
仕様の詳細 ---- 45
3.11.9.1.8.CODECからの録音動作制御(REC_C)
bit NAME R/W 機能
31 I2S_DO_INT RO LR 録音データが揃うと High になり、LRCLK の半周期時間後
に Lowになります。
CODECからの LR録音データを1組読出すタイミングとなりま
す。
30:4 X - 不定
3 I2S_REC RW 録音動作を開始します。
0:停止
1:録音開始
2 I2S_REC_RUN RO 録音動作を示します。
0:停止
1:録音中
1 I2S_DO_EMPTY RO 録音データ FIFOにデータがあることを示します。
0:データあり
1:データなし
0 I2S_DO_FULL RO 録音データ FIFOが256組以上あることを示します。
0:256組未満
1:256組以上
3.11.9.1.9.CODECからの録音データ入力(REC_D)
bit NAME R/W 機能
31:24 X - 不定
23:0 I2S_DO RO L/R録音データ
機 能:CODEC からサンプリングした録音データを読み出します。
初期化:CODEC への録音のための設定
操 作:I2S_DO_INT の立上りで割込みをかけて LR 録音データを FIFO から読出す手順を示します。
CODEC を録音動作状態、I2S_DO_INT 割込みを許可してから REC_C レジスタの I2S_REC
に1を書きます。
I2S_DO_INT 割込みで録音データを REC_D レジスタから L チャネル録音データ、R チャネル
録音データの順で読出します。
以降、I2S_DO_INT 割込みごとに LR の順で録音データを 1 組読出します。
録音を終了する場合には、割込みを禁止し I2S_REC を0にし、I2S_REX_RUN が0になると
録音が終了いたします。
(I2S_REC_RUN が0になると FIFO に残っているデータもクリアされます。)
その後、CODEC の録音動作を停止します。
注 意:録音データは FIFO に蓄えられますが、読み出す周期がサンプリング・クロック(LRCK)の半
周期より長くなると FIFO が満杯になり録音データがオーバーフローとなります。
I2S_DO_FULL は、FIFO の半分以上データがたまると High となります。
KZDOC091009
46 ---- 仕様の詳細
3.11.9.1.10. CODECからのサンプリング・データを FIFO から読み出すタイミング
LRCK
EMPTY
FIFO_WE
SDOUT
RE
① ②
④
REC_RUN
DO_INT
③
① ① ② ②
③ ③
④
<FIFO に LR 録音データをためて使用する場合>
I2S_DO_FULL(立上りまたは Hig レベルの割込み)を有効にしてから I2S_PLAY に1を書きます。
(1) FIFO に256組以上の LR 録音データがたまると I2S_DO_FULL が Low→High になります。
(2) FIFO から256組の LR 録音データを読み出します。I2S_DO_FULL が High→Low となります。
(3) I2S_DI_FULL が High になったら(2)から繰り返します。
<I2S_DO_INT を割込みとして使用し LR 録音データを1組ずつ読出す場合>
・録音開始→録音中
(I2S_DO_INT の立上りの割込み処理で LR 録音データを1組読出します)
I2S_DO_INT 割込みを有効にし、I2S_REC に1有効にします。
①L チャネルのサンプリング・データを FIFO へためます。
②R チャネルのサンプリング・データを FIFO へためます。
③I2S_DO_INT 割込みが発生します
④FIFO から L チャネル録音データ、R チャネル録音データの順で読出します。
①� ら繰り返します。
・録音停止
割込みを禁止して I2S_REC に0を書きます。
I2S_REC_RUN が0になれば FIFO をクリアして録音停止となります。
KZDOC091009
仕様の詳細 ---- 47
3.11.9.1.11. RTCとのシリアル通信(RTC)
bit NAME R/W 機能
31:24 X - 不定
23 RTC_START RW RTCとのシリアル通信を開始します
0:停止
1:通信開始
22 RTC_BUSY RO RTCとの連続シリアル通信規制期間を示します。
0:規制時間外
1:規制時間内
21 RTC_DONE RO RTCとのシリアル通信終了を示します。
0:停止、RTC_STARTが1のときは通信中
1:通信終了、RTC_STARTを0にすると0になります。
20 RTC_RW RW 転送形式
0:1バイト書き込み
1:1バイト読み出し
19:16 RTC_A RW アクセス レジスタ アドレス
15:8 RTC_WD RW 書き込みデータ
7:0 RTC_RD RO 読み出しデータ
機 能:バッテリーバックアップされた RTC
初期化:レジスタの設定
操 作:RTC_BUSY=0 のとき、RTC_RW、RTC_A、RTC_WD(1 書込み時)を設定し、RTC_START
に1を書込むことで RTC と通信を開始します。
通信が終了すると RTC_DONE が1となります。
RTC_RW=1(1バイト読み出し)の場合には、RTC_RD からデータを読出すことが出来ます。
通信が終了したら RTC_START に0を書込んで通信終了となります。
RTC_DONE が 1 になったときに RTC_BUSY が 1 となり、RTC との連続通信制限期間中であ
ることを示し、RTC との通信をすることができません。
連続通信制限時間を過ぎると RTC_BUSY は0になります。
KZDOC091009
48 ---- 仕様の詳細
3.11.9.1.12. PEX とのシリアル通信パラメータ
bit NAME R/W 機能
31:24 X - 不定
23 EXEC RW PEX とのシリアル通信を開始します。
0:停止状態
1:通信開始、通信状態
22 BUSY RO PEXとシリアル通信中を示します。
1:通信中
21 DONE RO PEXとの通信が終了したことを示します。
0:通信中または停止状態
1:通信終了
EXECに0を書き込むとクリアします。
20 ERR RO I2C通信の送信時の応答信号 ACK,NACKを示します。
0:ACK
1:NACK
19 X RO 不定
18:16 MODE RW 通信モード
15:8 PEX_WD RW 書き込みデータ
7:0 PEX_RD RO 読み出しデータ
機 能:PEX との I2C 通信
初期化:なし
操 作:なし
※このレジスタは、ハードウェア診断用のため書込み動作をしないでください。
3.11.9.1.13. タイマー用カウンタ
bit NAME R/W 機能
32 DONE RO 1:停止状態
0:カウント状態
31:0 VAL RW カウント値
機 能:タイマー用カウンタ
初期化:なし
操 作:なし
※このレジスタは、ハードウェアテスト用のため、書込み動作をしないでください。
KZDOC091009
仕様の詳細 ---- 49
3.11.9.1.14. USER DIPSW、HW DIPSW の状態取り込みと USER LED の点灯制御(MISC_F)
bit NAME R/W 機能
31 CODEC_nRESET RW CODECリセット解除
0:CODECをハードウェア・リセット状態にします。
1:CODECのハードウェア・リセット状態を解除します。
30:20 X RO 不定
19:16 HW_DIPSW RO ハードウェア設定スイッチの状態を示します。
0:ON(ショート状態)
1:OFF(オープン状態)
15:8 USER_DIPSW RO ユーザー・ディップ・スイッチの状態を示します。
0:ON位置
1:OFF位置
bit 0 1 2 3 4 5 6 7
シルク 0 1 2 3 4 5 6 7
7:0 USER_LED WO ユーザーLEDの点灯/消灯を制御します。
0:消灯
1:点灯
bit 0 1 2 3 4 5 6 7
シルク 0 1 2 3 4 5 6 7
機 能:CODEC リセット解除、USER LED/DIPSW 制御
初期化:なし
操 作:USER_DIPSW、USER_LED は、書込みデータが USER_LED、読出しデータが USER_DIPSW
状態となります。
3.11.10. FPGAへのコンフィグレーション
FPGA 回路をコンフィグレーションするため、EEPROM(EPC1S)および FPGA-CFG コネクタを搭載し
ています。
FPGA-CFG コネクタは、FPGA と JTAG 信号でつながれていて、FPGA のコンフィグレーションおよ
び EEPROM へのコンフィグレーションデータの書込みを行うことが出来ます。
FPGA
FPGA CFG
EEPROM
FPGAコンフィグレーション構成
KZDOC091009
50 ---- 仕様の詳細
3.12. UART2,3,4 コネクタ
通信方式 調歩同期、全二重
制御方式 TXD,DTR,RTS,RXD,DSR,CTS,DCD,RI
クロック周波数 7.3728MHz
通信速度 1200bps ~ 460800bps
使用素子 TL16C554APNG4 + MAX3243ECAI+
3.12.1. COM2,3,4 コネクタ CN14, CN15, CN16 : HTST-105-01-L-DV
1 2
3 4
5 6
7 8
9 10
PIN Name Description PIN Name Description
1 DCD Data carrier detect 2 DSR Data set ready
3 RxD Serial input 4 RTS Request to send
5 TxD Transmit outputs 6 CTS Clear to send
7 DTR Data terminal ready 8 RI Ring detect indicator
9 GND Ground 10 NC Not Connected
KZDOC091009
仕様の詳細 ---- 51
3.13. USB HOST
表示器 VBUS2, VBUS3 電源供給時に点灯
使用素子 ISP1761BE
制御 Cortex-A9 SMC0 + FPGA
ポート ポート1:PCI Express Mini Card
ポート2:USB 2
ポート3:USB 1
※各ポートの DP、DM信号に外部プルダウン抵抗あり
3.13.1. USB HOST-IFコネクタ CN11 : 5787745-2
PIN Name Description
1 VBUS POWER
2 D- DATA-
3 D+ DATA+
4 GND GND
USB 2
USB 1
KZDOC091009
52 ---- 仕様の詳細
3.14. LAN
表示器 SPEED_100, LINK_ACK 状態表示が可能
使用素子 LAN9118-MT
制御 Cortex-A9 SMC0 + FPGA
3.14.1. LAN-IF コネクタ CN12 : J0026D21BNL
PIN Name Description
1 TX+ Transmit data+
2 TX- Transmit data-
3 RX+ Receive data+
4
5
6 RX- Receive data-
7
8
Yellow Green
1 8
KZDOC091009
仕様の詳細 ---- 53
3.15. SD カード
使用素子 TE4301PF
制御 Cortex-A9 SMC0 + FPGA
CLK_IN 50MHz(外部クロック入力),STOP制御あり
3.15.1. SD-CARD コネクタ CN17 : DM1AA-SF-PEJ
PIN Name Description
1 CD/DAT3 Data3/Card Detect
2 CMD Command
3 Vss Ground
4 Vdd Power
5 CLK Clock
6 Vss Ground
7 DAT0 Data0
8 DAT1 Data1
9 DAT2 Data2
CD CD Card Detect
WP WP Write Protect
KZDOC091009
54 ---- 仕様の詳細
3.16. AUDIO CODEC
使用素子 CS42L51-CNZ
AUDIO DATA I2S, CS42L51 master mode
Control I2C
MCLK 12.288MHz
選択可能サンプリング周波数(Fs)
MCLKDIV2 SPEED[1:0] Fs
0 00 96KHz
1 01 48KHz
1 10 24KHz
1 11 12KHz
上記以外の設定はしないでください。
制御 FPGA
3.16.1. コネクタ CN4 : JA33331-H21P-4F
Pin Name
BLUE LINE IN AINA(L)/AINB(R)(*2)
GREEN PHONE/LINE OUT(*1) AOUTA(L)/AOUTB(R)(*2)
RED MIC IN MICIN1/BIAS
※1 PHONE/LINE OUT の切替は、JP1,JP2 の設定で行います。
※2 L:Left channel, R:Right channel
LINE IN
PHONE OUT
MIC IN
BLUE
GREEN
RED
KZDOC091009
仕様の詳細 ---- 55
3.17. RTC
使用素子 RV5C348B-E2-F
バッテリーバックアップ BTS1 : 74-2032LF(ホルダー)
ボタン電池 CR2032
制御 FPGA
3.18. スイッチ
3.18.1. POWER SW SW1 : JB-15HFBP2
ATX POWERコネクタより 5VSBが供給されている場合に有効となる電源ON/OFFスイッチです。
押すたびにボード電源のON-OFFを切り替えます。
3.18.2. RESET SW SW3 : JB-15HFBP2
ボード全体をリセットするためのリセット・スイッチで、パワーオンリセットと同等のリセット処理をお
こなうことが出来ます。
3.18.3. USER DIPSW SW2 : CHS-08TA1
ソフトウェアで状態を読むことの出来るディップ・スイッチです。
3.18.4. HW DIPSW SW4 : CHS-04TA1
本ボードの設定をするためのディップ・スイッチです。
設定を変更しないでください。
0 1 2 3 4 5 6 7
0 1 2 3
シルク
シルク
POWER
RESET
KZDOC091009
56 ---- 仕様の詳細
3.19. ジャンパー
JP1,JP2 AUDIO 出力の PHONE OUT/LINE OUT の設定
JP3 CORE_1.0V の供給の有無設定
3.19.1. JP1 R音声チャンネル XJ8B-0311
1
2
3
JP1 設定 仕様
1 - 2 SHORT PHONE OUT(*)
2 - 3 SHORT LINE OUT
(*)デフォルト設定
3.19.2. JP2 L音声チャンネル XJ8B-0311
1
2
3
JP2 設定 仕様
1 - 2 SHORT PHONE OUT(*)
2 - 3 SHORT LINE OUT
(*)デフォルト設定
KZDOC091009
仕様の詳細 ---- 57
3.19.3. JP3 CPU コア電源供給 XJ8C-0611
1 2
3 4
5 6
JP3 設定 仕様
1 - 2
3 - 4
5 - 6
SHORT
SHORT
SHORT
供給する
1 - 2
3 - 4
5 - 6
OPEN
OPEN
OPEN
供給しない(*)
(*)CPUコアへの電源供給をしないで電源を ONにすることは絶対にしないでください。
KZDOC091009
58 ---- 仕様の詳細
3.20. 表示器
基板上に以下の表示器(LED)を実装しています。
表示器(LED) 概要
VBUS2(LED4),
VBUS3(LED5)
USB バス電源ON/OFF表示
点灯:電源供給あり
消灯:電源供給なし
SPEED_100(GREEN) 詳細については、LANコントローラのデータシートを参照してください。
LINK_ACK(YELLOW)
SB POWER(LED12) 5VSB 給電状態表示
点灯:供給あり
消灯:供給なし
3.3V POWER(LED13) 3.3V 給電状態表示
点灯:供給あり
消灯:供給なし
5V POWER(LED14) 5V 給電状態表示
点灯:供給あり
消灯:供給なし
USER LED
(LED6,7,8,9,10,
11,15,16)
プログラムによる点灯/消灯
点灯:FPGAの該当ビットに1を書き込む
消灯:FPGAの該当ビットに0を書き込む(リセット後の状態)
JTAGnSW(LED17) JTAGnSW 状態表示
点灯:nSW
消灯:JTAG
発行色:ピュアグリーン
KZDOC091009
仕様の詳細 ---- 59
3.21. デバッカ用コネクタ
JTAG-ICEコネクタと TRACE-Aコネクタの同時使用は出来ません。
3.21.1. JTAG-ICE コネクタ CN18 : XG4C-2031
PIN Name PIN Name
1 VTref 2 Vsup
3 nTRST 4 GND
5 TDI 6 GND
7 TMS 8 GND
9 TCK 10 GND
11 RTCK 12 GND
13 TDO 14 GND
15 nSRST 16 GND
17 DBGRQ 18 GND
19 DBGACK 20 GND
1
2
19
20
KZDOC091009
60 ---- 仕様の詳細
3.21.2. TRACE-A コネクタ CN23 : 2-5767004-2
PIN Name Description PIN Name Description
1 NC NC 2 NC NC
3 NC NC 4 NC NC
5 GND GND 6 CLK TRACECLK
7 DBGRQ DB_DBGRQ 8 DBGACK DB_DBGACK
9 nSRST DB_nSRST 10 EXTTRIG NC
11 TDO DB_TDO 12 VTRef 1.8V
13 RTCK DB_RTCK 14 Vsupply (3.3V or 1.8V)
15 TCK DB_TCK 16 DATA7 TRACEDATA7
17 TMS DB_TMS 18 DATA6 TRACEDATA6
19 TDI DB_TDI 20 DATA5 TRACEDATA5
21 nTRST DB_nTRST 22 DATA4 TRACEDATA4
23 DATA15 TRACEDATA15 24 DATA3 TRACEDATA3
25 DATA14 TRACEDATA14 26 DATA2 TRACEDATA2
27 DATA13 TRACEDATA13 28 DATA1 TRACEDATA1
29 DATA12 TRACEDATA12 30 GND GND
31 DATA11 TRACEDATA11 32 GND GND
33 DATA10 TRACEDATA10 34 VCC 1.8V(10K-PU)
35 DATA9 TRACEDATA9 36 CTL TRACECTL
37 DATA8 TRACEDATA8 38 DATA0 TRACEDATA0
1
2
37
38
KZDOC091009
仕様の詳細 ---- 61
3.21.3. TRACE-Bコネクタ CN24 : 2-5767004-2(未実装)
PIN Name Description PIN Name Description
1 NC NC 2 NC NC
3 NC NC 4 NC NC
5 GND GND 6 CLK TRACECLK
7 NC NC 8 NC NC
9 NC NC 10 NC NC
11 NC NC 12 VTRef 1.8V
13 NC NC 14 NC (3.3V or 1.8V)
15 NC NC 16 DATA23 TRACEDATA23
17 NC NC 18 DATA22 TRACEDATA22
19 NC NC 20 DATA21 TRACEDATA21
21 NC NC 22 DATA20 TRACEDATA21
23 DATA31 TRACEDATA31 24 DATA19 TRACEDATA19
25 DATA30 TRACEDATA30 26 DATA18 TRACEDATA18
27 DATA29 TRACEDATA29 28 DATA17 TRACEDATA17
29 DATA28 TRACEDATA28 30 GND GND
31 DATA27 TRACEDATA27 32 GND GND
33 DATA26 TRACEDATA26 34 3V3 1.8V
35 DATA25 TRACEDATA25 36 GND GND
37 DATA24 TRACEDATA24 38 DATA16 TRACEDATA16
3.21.4. DB_DBGACK, TC_EDBGRQ処理
ETMコネクタの一部端子信号は、FPGA内で以下の回路をしてあります。
Cortex-A9端子 設定値
DB_DBGACK TC_DBGACK(3) and TC_DBGACK(2) and TC_DBGACK(1) and TC_DBGACK(0)
TC_EDBGRQ DB_DBGRQ
37
38
1
2
KZDOC091009
62 ---- 仕様の詳細
3.22. パワーオン・リセット
電源監視 ICを使用し、パワーオン時に FPGA へのコンフィグレーション終了後に一定時間リセット出力
を行います。
TLC7733 3.3V
PFGA_CONF_DONE
FPGA_INIT_DONE
RESET SW
/BOARDPOR
パワーオン・リセット回路
3.23. パネル用コネクタ
以下の表示器およびスイッチを基板外へ設置できるようコネクタを実装しています。
信号名 概要
POWER LED 5V 電源給電状態表示
点灯:供給あり
消灯:供給なし
POWER SW 電源ON/OFFスイッチ
押下するたびに電源のON-OFFを行います
STANBY LED 5VSB 電源給電状態表示
点灯:供給あり
消灯:供給なし
RESET SW リセットスイッチ
押下すると装置をリセットします。
3.23.1. PANEL コネクタ CN20 : XJ8C-1011
1 2
3 4
5 6
7 8
9 10
PIN Name PIN Name
1 POWER LED + 2 POWER SW1
3 POWER LED + 4 POWER SW2
5 POWER LED GND 6 NC
7 STANBY LED + 8 RESET SW
9 STANBY LED GND 10 RESET SW RETURN
KZDOC091009
仕様の詳細 ---- 63
3.24. 供給電源用コネクタ
3.24.1. コネクタ CN19 : 44206-0007
PIN Name PIN Name
13 +3.3V 1 +3.3V
14 -12V 2 +3.3V
15 COM 3 COM
16 PS_ON# 4 +5V
17 COM 5 COM
18 COM 6 +5V
19 COM 7 COM
20 NC 8 PWR_OK
21 +5V 9 +5VSB
22 +5V 10 +12V
23 +5V 11 +12V
24 COM 12 +3.3V
3.24.2. コネクタ CN21 : HEC0470-01-630
PIN Name
1 GND
2 5V
3 NC
13
1 12
24
KZDOC091009
64 ---- 仕様の詳細
3.25. FAN用コネクタ
3.25.1. コネクタ CN26 : 0039276023(未実装)
1
2
PIN Name
1 5V
2 GND
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