mikroelektronik – zwischen wirtschaftlichkeit und technik
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Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 1
3 Chipherstellung: Dotiertechniken
Was heißt „Dotieren“?
• Einbau eines Fremdatoms an einen Si-Gitterplatz (substitutionell)• Fremdatome stammen aus der III. oder V. Gruppe im PS• Anzahl der Fremdatome pro cm³ ist definiert• Profil der durch Fremdatome bedingten Verunreinigung im Si-Gitter
ist definiert• die Dotierung modifiziert die elektronische Struktur des Festkörpers• durch die Dotierung bleibt die Kristallstruktur des Wirtsgitters
erhalten• Dotieren ist ein chemisch/physikalischer Prozess
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 2
3 Chipherstellung: Dotiertechniken
Was heisst „Dotieren“?
Si
Si
Si
Si
Si
Si
Si
Si
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Si
Si
Si
Si
Si
Si
Si
Si
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e- e-e-
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e-e-
e-e-
e-e-
+
durch Elektronenleitung entsteht ein n-Halbleiter durch Löcherleitung entsteht ein p-Halbleiter
Einbau eines Fremdatoms (Phosphor oder Bor) an einen Si-Gitterplatz (substitutionell)
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Kap 3, Folie 3
3 Chipherstellung: Dotiertechniken
Was heisst „Dotieren“?Ausschnitt aus dem Periodensystem
I II III IV V VI VII VIIIH 1
1,008He 2
4,002
Li 36,94
B 510,82
C 612,01
Ne 1020,18
Na 1122,99
Al 1326,97
Si 1428,06
P 1531,02
S 1632,06
Ar 1839,94
Ga31
69,72
Ge 3272,6
As 3374,91
Cd 48112,41
In 49114,76
Sb 51121,76
Akzeptoren Donatoren
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Kap 3, Folie 4
3 Chipherstellung: Dotiertechniken
Wozu benötigt man „Dotierung“?
• Einstellen der Leitfähigkeit im Halbleiter in weiten Grenzen• Aufbau eines pn-Überganges• Herstellen eines elektrischen Kontaktes
Wozu benötigt man einen pn-Übergang?
• zur Gleichrichtung des Stromes (Diode)• zur gegenseitigen Isolation von monolithisch integrierten Bauelementen (im IC)• zur Vermeidung/Verringerung von Leckströmen (im IC)• zur Steuerung des Stromes (im Bipolartransistor)
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Kap 3, Folie 5
3 Chipherstellung: Dotiertechniken
Welche Anforderungen werden an eine Dotierung im Halbleiter gestellt ?
• hoher Grad an Homogenität über die HL- Wafer und von Wafer zu Wafer• Reproduzierbarkeit der Parameter (von Charge zu Charge)• hoher Grad an Reinheit der Dotierstoffe
(Vermeidung von unerwünschten Elementen)• Schonung des Kristallgitter• vorhersagbare, mit technologischen Mitteln einstellbare Leitfähigkeit• akkurat einstellbare Schichtparameter (Profil, Tiefe)• möglichst geringe Beeinflussung der Schichtparameter durch nachfolgende
Technologieschritte (Temperatur)• Kompatibilität zu anderen Schichtmaterialien (Ausdiffusion)
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Kap 3, Folie 6
3 Chipherstellung: Dotiertechniken
Welche Verfahren gibt es?
• Legieren• Diffusion• Ionenimplantation• Kernumwandlung
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Kap 3, Folie 7
3 Chipherstellung: Dotiertechniken
Diffusion: Fick‘sche Gesetze
dxdNDJ −=
xJ
tN
∂∂
−=∂∂
1. Fick‘sches Gesetz
2. Fick‘sches Gesetz
Mit: J = Flussdichte in 1/cm² AsN = Konzentration in 1/cm³D = Diffusionskonstante in cm²/s
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Kap 3, Folie 8
3 Chipherstellung: Dotiertechniken
Legieren: Beispiel Ge-In System
Quelle: I. Ruge, H. MaderHalbleitertechnologie, Serie Halbleiterelektronik Serie 4Springer Verlag
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Kap 3, Folie 9
3 Chipherstellung: Dotiertechniken
Diffusion: bei unterschiedlichen Randbedingungen
Diffusion aus unerschöpflicher Quellez.B. im Reaktor bei konstantem Gasdruck
Diffusion aus erschöpflicher Quellez.B. aus dotierter Oberflächenschicht (Zwei-Schritt-Verfahren)
Verlauf der Dotierung an einer Konzentrationsstufez.B. Grenzschicht zweier dotierter Schichten
Diffusionsprofil bei Oxidation der Oberflächez.B. bei thermischer Oxidation der Si-Oberfläche
Flussbegrenzung durch Kristalloberflächez.B. Begrenzung des Materialflusses durch Kristalloberfläche
Ausdiffusionz.B. Dotierstoffe verlassen Kristall in den Gasraum
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Kap 3, Folie 10
3 Chipherstellung: Dotiertechniken
Diffusion: Diffusionskonstanten in monokristallinem Si
Dotierstoffe (Schwer-) Metalle, Sauerstoff
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Kap 3, Folie 11
3 Chipherstellung: Dotiertechniken
Diffusion: praktische Durchführung
• Ampullendiffusion: Closed Tube Verfahrenz.B. Herstellung von Thyristoren: Eindiffusion von Ga
• Durchström-Verfahren: Open Tube Verfahrengängigstes Verfahren, weil ...
einfache BeschickungMehrfach-Diffusion in einem Prozessgang möglichbeste ReproduzierbarkeitSteuerung der Oberflächenkonzentration
• Film-Verfahren: Paint-On VerfahrenDotiermaterial wird direkt auf die Oberfläche aufgetragen
elektrolyt. Abscheidung, Vakuumbedampfung, Aufsputtern, CVD
Reaktionen im Temperaturbereich zw. 800°C und 1250°C
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Kap 3, Folie 12
3 Chipherstellung: Dotiertechniken
Diffusion: praktische Durchführung
Beispiel: Durchströmverfahren
a) Feste Quelleb) Flüssige Quellec) Gasförmige Quelle
Quelle: I. Ruge, H. MaderHalbleitertechnologie, Serie Halbleiterelektronik Serie 4Springer Verlag
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Kap 3, Folie 13
3 Chipherstellung: Dotiertechniken
Diffusion: praktische Durchführung
Forderungen an den Diffusionsprozess
• Homogenität des Diffusionsprozessesüber die Scheibenoberflächeinnerhalb einer Charge
• SauberkeitVermeidung unerwünschter Dotierungen
• Schonung des Kristallsgeringe Versetzungsdichteungestörte Oberflächekeine Bedeckung durch unlösliche Niederschläge
• Steuerbarkeit der SchichtparameterDiffusionstiefe, Oberflächenkonzentration
• Reproduzierbarkeit der Parameter
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Kap 3, Folie 14
3 Chipherstellung: Dotiertechniken
Diffusion: Wahl der Dotierstoffe
Hinsichtlich: Größe der Diffusionskonstantenmaximaler FestkörperlöslichkeitMaskierung durch eine Oxidschicht
Feststoffe bei Zimmertemperatur Temperaturen zur Erzeugung der benötigten Dampfdrücke
Boroxid B2O3 600 bis 1200°C
Element. roter Phosphor P 200 bis 300°C
Phosphorpentoxid P2O5 200 bis 700°C
Ammonium Monophoshat NH4H2PO4 500 bis 700°C
Arsentrioxid As2O3 500 bis 700°C
Antimontrioxid Sb2O3 500 bis 700°C
Antimontetraoxid Sb2O4 500 bis 700°C
Gase bei Zimmertemperatur Temperaturen zur Erzeugung der benötigten Dampfdrücke
Bortrichlorid BCl3 Zimmertemperatur
Diboran B2H6 Zimmertemperatur
Bortrifluorid BF3 Zimmertemperatur
Phosphin PH3 Zimmertemperatur
Phosphortrifluorid PF3 Zimmertemperatur
Arsin AsH3 Zimmertemperatur
Arsentriflurorid AsF3 Zimmertemperatur
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Kap 3, Folie 15
3 Chipherstellung: Dotiertechniken
Diffusion: Getterung
Einsammeln von Metallen in unschädlichen Bereichen, Schichten
• GetterschichtenPhosphor- und Silikatglasschichten
• Bereiche hoher FehlstellendichteLäppen der Si-Wafer RückseiteDislocation Sponge
• Elektron – Loch GleichgewichtseffektLöslichkeit von Metallen nimmt mit der Donatorkonzentration zu
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Kap 3, Folie 16
3 Chipherstellung: Dotiertechniken
Diffusion: einige praktische Probleme
• ungleicher Dampfdruck des Dotierstoffes• unkontrollierte Eindiffusion durch Oxidniederschläge• unregelmäßiger Silikatglasbelag infolge Feuchtigkeitsspuren• Bildung unlöslicher Niederschläge• Verminderung der Kristallqualität• lange Erwärmungszeiten auf über 1000°C• gering einzubringende Atomanzahl• On-line Kontrolle nur schwer durchführbar• Berechnung des Konzentrationsverlaufes nur schwer durchführbar• Diffusionskonstante nicht isotrop• Diffusionskonstante i.a. abhängig von der Versetzungsdichte
und der Grunddotierung
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Kap 3, Folie 17
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Überblick
• Einschuss ionisierter Dotieratome mit Hilfe eines Teilchenbeschleunigers
• Charakterisierung der Dotier-Eigenschaften
• Eindringverhalten der Ionen
• Anzahl der eingebrachten Ionen
• Restaurierung des Kristallgitters
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Kap 3, Folie 18
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Implanter
Quelle: S. M. SzeVLSI Technology, John Wiley&Sons
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Kap 3, Folie 19
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Implanter
Ad 1: gasförmige Quelle (BF3 oder AsH3)ventilgesteuerter Gasfluss zur Ionenquelle
Ad 2: Spannungsversorgung zur Ionisation des Gases
Ad 3: Extraktion und Fokussierung des IonenstrahlsIonen: +As75, +B11, +BF2
49
Druck: ~ 10-4 Pa (>10-6 Torr )Potenzial der Quelle: 3 ... 800kV
Ad 4: Massenseparator
Ad 5: Beschleunigungskammer
Ad 6: Sägezahngenerator, X-Y Scan
Ad 7: Target Kammer
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Kap 3, Folie 20
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Implanter
Quelle: S. M. SzeVLSI Technology, John Wiley&Sons
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Kap 3, Folie 21
3 Chipherstellung: Dotiertechniken
Ionenimplantation: unerwünschte Effekte
• Ladungsaustausch
• Sekundärelektronen
• Absputtern von der Blende
• Absputtern vom Target
• Oberflächenkontamination
• elektrische Aufladung (z.B. von isolierenden Schichten)
Stören Dosis und Gleichförmigkeit
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Kap 3, Folie 22
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflüsse auf Medium
• amorphes MediumIon erleidet Streuung im MediumWeg charakterisiert durch: totaler Weg R
projected range RPstatistische Reichweitenstreuung )RPsenkrecht z. Einfallsrichtung )R⊥ (lateral struggle)
Gauss‘scher Verlauf des Profils
• mono-kristallines SubstratChannellingGauss‘scher Verlauf des ProfilsStrahlenschädenRestaurierung des Kristallgitters
Unterscheidung nach Art des Mediums (Substrates)
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Kap 3, Folie 23
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflüsse auf Medium
Quelle: S. M. SzeVLSI Technology, John Wiley&Sons
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Kap 3, Folie 24
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflüsse auf Medium
Quelle: S. M. SzeVLSI Technology, John Wiley&Sons
Einfluss des „lateral struggle“an einer Maskenkante
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Kap 3, Folie 25
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflüsse auf Medium
Quelle: S. M. SzeVLSI Technology, John Wiley&Sons
Profilverlauf in mono-kristallinemMedium in Abhängigkeit von derIonen-Einfall-Energie
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Kap 3, Folie 26
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflüsse auf Medium
Quelle: S. M. SzeVLSI Technology, John Wiley&Sons
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Kap 3, Folie 27
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Einflüsse auf Medium
Strahlenschädenschwere bzw. leichte Ionen verursachen unterschiedliche Strahlenschäden
RestaurierungAusheilen der Strahlenschädenelektrische Aktivierung des implantierten Ionspraktische Durchführung
• Leerstellen• Versetzungen• Amorphisierung
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Kap 3, Folie 28
3 Chipherstellung: Dotiertechniken
Ionenimplantation: Bewertung
• sehr genau einstellbare Dotierungskonzentration
• Einstellbarkeit des Dotierungsprofils über Einschussenergie und Dosis
• steilere Profilflanken möglich als bei Diffusion
• einfache Maskierung (Fotolack, Oxid, Metalle ...)
• Implantationsvorgang schneller als Diffusion (t in sec ... min)
• hohe Reinheit des Implantats
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Kap 3, Folie 29
3 Chipherstellung: Dotiertechniken
Kernumwandlung: physikalischer Vorgang
Silizium-Isotope: 28Si, 29Si, 30Si
nach Bestrahlung mit thermischen Neutronen:→ 29Si, 30Si, 31Si : davon sind 29Si, 30Si stabil
31Si ist radioaktiv, nach $-Zerfall entsteht 31P30Si (n,() 31Si 31P + $-
2,6 h
wg kurzer Halbwertzeit von 31Si ist Radioaktivität nach 3 Tagen abgeklungen32P hat wesentlich kürzere Halbwertzeit
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Kap 3, Folie 30
3 Chipherstellung: Dotiertechniken
Kernumwandlung: physikalischer Vorgang
Erzielbare Si-MengeVerweildauer in Reaktor
Erzielbare HomogenitätDer Dotierung
Quelle: I. Ruge, H. MaderHalbleitertechnologie, Serie Halbleiterelektronik Serie 4Springer Verlag
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Kap 3, Folie 31
3 Chipherstellung: Dotiertechniken
Abschließende Bewertung
Diffusion
• thermisch bedingter Ausgleichsvorgang
• abhängig von der Chemie (Löslichkeiten von Stoffen)
• Dotierungsprofile haben zwangsläufig Maximum an der Oberfläche
• nur Gauss- oder erf-Profil möglich
• eingeengte Variationsmöglichkeiten (hins. Tiefe und Gesamtkonzentration)
• steigende Störstellenkonzentration bei Umdotierungen
• Anzahl der Umdotierungen begrenzt (wg. Löslichkeit)
• hohe Temperaturbelastung
• lange Prozeßdauer
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Kap 3, Folie 32
3 Chipherstellung: Dotiertechniken
Abschließende Bewertung
Ionenimplantation
• Einschuss von Teilchen → Nichtgleichgewichtsprozess
• Reichweite, Anzahl d. eingeschossenen Ionen, Temper-Zyklenbestimmen Dotierung, Profil u. Aktivierung
• Maximum des Profils (Gauss) im Inneren möglich
• fast jede Profilform einstellbar, auch Doppelprofile
• steilere Profile erzielbar, da mit niedrigeren Temperaturen gearbeitet wird
• laterale Profilverteilung kleiner
• Überlagerung mehrerer Profile ohne Umdotierung (Mehrfach-Implantation)
• hohe Reinheit der Dotierung durch Massenseparator
• hohe Homogenität der Dotierung über Si-Scheibe
• wirtschaftliches Verfahren
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Kap 3, Folie 33
3 Chipherstellung: Dotiertechniken
Abschließende Bewertung
Kernumwandlung
• nach Neutronenbeschuss Umwandlung von Si in P
• nur n-Dotierung möglich
• extreme Homogenität des Si- Einkristalls erzielbar
• Dotierung ist nicht selektiv, keine Profile herstellbar
• sehr teuer, nur für Spezialanwendungen geeignet
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Kap 3, Folie 34
3 Chipherstellung: Dotiertechniken
How many Ion Implant Steps does a DRAM have?
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Ruf, Dr. Glawischnik, Infineon Technologies
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Kap 3, Folie 35
3 Chipherstellung: Schichten
• Isolierschichten
• Epitaxie
• Chemical Vapor Deposition (CVD)
• Kathodenzerstäubung (Sputtern)
• LOCOS (Local Oxide on Silicon)
• andere Materialien
Übersicht
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Kap 3, Folie 36
3 Chipherstellung: Schichten
Isolierschichten: Übersicht
Schichtmaterial:
Zweck:
Verfahren:
• Silizium-Dioxid (SiO2)• Silizium-Nitrid (Si3N4)
• Maske für örtlich gezielte Dotierung• Dielektrikum• Passivierung
• thermische Oxidation• CVD – Techniken• Sputtern (Kathodenstrahlzerstäubung)
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Kap 3, Folie 37
3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation
Quelle:Dr. J.-U. Sachse, Infineon Technologies AG3. Dresdner Sommerschule Mikroelektronik 2002
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Kap 3, Folie 38
3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation
Quelle:Dr. J.-U. Sachse, Infineon Technologies AG3. Dresdner Sommerschule Mikroelektronik 2002
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 39
3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation
Trockene Oxidation
nasse (Dampf-) Oxidation
Reaktion: Sifest + O2 gasf. → SiO2 fest Eigenschaft: wächst langsamer
höhere Dichtehöhere Durchbruchfeldstärke
Reaktion: Sifest + 2H 2O → SiO 2 fest + 2H 2
Reaktionsgleichungen und Eigenschaften
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Kap 3, Folie 40
3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation
Quelle:Dr. J.-U. Sachse, Infineon Technologies AG3. Dresdner Sommerschule Mikroelektronik 2002
Erzielbare Schichtdicken als Funktion der Oxidationszeit
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Kap 3, Folie 41
3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation, Oxidationsofen
Quelle:Dr. J.-U. Sachse, Infineon Technologies AG3. Dresdner Sommerschule Mikroelektronik 2002
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 42
3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation, RTP-Anlage
Quelle:Dr. J.-U. Sachse, Infineon Technologies AG3. Dresdner Sommerschule Mikroelektronik 2002
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Kap 3, Folie 43
3 Chipherstellung: Schichten
Isolierschichten: thermische Oxidation, Vergleich
Quelle:Dr. J.-U. Sachse, Infineon Technologies AG3. Dresdner Sommerschule Mikroelektronik 2002
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Kap 3, Folie 44
3 Chipherstellung: Schichten
Isolierschichten: Verwendung von Oxidschichten
Dünne Oxide ( 5 ... 100 nm)
• Schutzschicht, Diffusionsbarriere, Streuoxid• Anpassungsschicht• Gate-Oxid
Dicke Oxide (100 nm ... 1 µm)
• Feldoxid, Isolation• Dielektrikum
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Kap 3, Folie 45
3 Chipherstellung: Schichten
Isolierschichten: Verwendung von Oxidschichten
Quelle:Dr. J.-U. Sachse, Infineon Technologies AG3. Dresdner Sommerschule Mikroelektronik 2002
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Kap 3, Folie 46
3 Chipherstellung: Schichten
Epitaxie: Übersicht
Einkristalline Schichten aus der Gasphase (Gasphasenepitaxie)
• herstellbare Schichten: Si und GaAs• Schichtdicken: 1µm bis 100µm
Einkristalline Schichten aus der Flüssigphase (Flüssigphasenepitaxie)
Molekularstrahlepitaxie (MBE)
• herstellbare Schichten: fast nur III/V-Halbleiter (GaAs)• Schichtdicken: einige µm
• herstellbare Schichten: überwiegend III/V-Halbleiter (GaAs), Superlattices• Schichtdicken: einige Atomlagen
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Kap 3, Folie 47
3 Chipherstellung: Schichten
Epitaxie: Gasphasenepitaxie
Siliziumtetrachlorid-Epitaxie:SiCl4 + H2 SiCl2 + 2 HCl
2SiCl2 Si + SiCl4
Silian-Epitaxie:
2SiH4 2Si + 2H2
Temperatur des Arbeitspunktes: 1150°C .. 1250°C
Temperatur des Arbeitspunktes: 600°C .. 1000°C
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Kap 3, Folie 48
3 Chipherstellung: Schichten
Epitaxie: Gasphasenepitaxie
Siliziumtetrachlorid-Epitaxie:
• Reaktion reversibelSchichtwachstum und Abtragung möglich
• Abtragung, wenn HCl-Anteil überwiegt→ Gasätzung
• auch polykristallines Wachstum möglich• gleichzeitige Dotierung (Diboran, Phosphin)• Ausdiffusion vom Substrate
wg hoher Wachstumstemperatur
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Kap 3, Folie 49
3 Chipherstellung: Schichten
Epitaxie: Gasphasenepitaxie
Silian-Epitaxie:
• keine ätzende Reaktion• Reaktion weitgehend irreversibel• deutlich niedrigere Prozesstemperatur• einkristallines Wachstum auch auf anderen Substraten möglich
(Saphir, Spinell, SiO2 ) (Heteroepitaxie)• bei nicht einkristallinem Substrat: polykristallines Wachstum• Silan ist sehr gefährlich• Silan-Epitaxie findet breite Anwendung
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Kap 3, Folie 50
3 Chipherstellung: Schichten
Weitere Schichttechnologien: Klassifizierung
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Jens Hahn, Infineon Technologies
Epitaxie
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Kap 3, Folie 51
3 Chipherstellung: Schichten
Weitere Schichttechnologien: Klassifizierung
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Mirko Vogt, Infineon Technologies
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Kap 3, Folie 52
3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD)
Verfahren basiert auf thermischer Zersetzung chem. Verbindungen ...Substratoberfläche zeigt katalytische Wirkung
Verschiedene technische Verfahren bekannt:• Plasma-Enhanced CVD (PE-CVD)• Low-Pressure CVD (LP-CVD)• Physical Vapor Deposition (PCD)
... oder läuft in einem Plasmaprozess abGlimmentladungRF Entladung
Herstellbare Schichten:• Silizium-Dioxid• Siliziumnitrid• Polysilizium
• Metalle (W, Al, Cu)• Silizide
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Kap 3, Folie 53
3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD)
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Mirko Vogt, Infineon Technologies
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Kap 3, Folie 54
3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Groth Rate Limitations
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Mirko Vogt, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 55
3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Anwendungen
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Mirko Vogt, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 56
3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Anwendungen
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Mirko Vogt, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 57
3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Anwendungen
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Mirko Vogt, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 58
3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Equipment
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Mirko Vogt, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 59
3 Chipherstellung: Schichten
Chemical Vapor Deposition (CVD): Equipment
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Mirko Vogt, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 60
3 Chipherstellung: Schichten
Kathodenstrahlzerstäubung (Sputtern)
Quelle: 3. Dresdner Sommerschule MikroelektronikDr. Mirko Vogt, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 61
3 Chipherstellung: Schichten
Kathodenstrahlzerstäubung (Sputtern)
Inertes (passives) Sputtern• Abzuscheidendes Material liegt als Targetmaterial vor • Trägergas: Ar• zerstäubtes Targetmaterial schlägt sich Moleküllagen-weise auf Substrat nieder
Reaktives Sputtern• chemische Reaktion zwischen zerstäubtem Material und Molekülen im Gasraum• Trägergas (Ar) und Reaktionsgas• z.B. Al als Target-Material, O2 als Reaktionsgas, Schicht: Al2O3
Technische Realisierung: RF-Sputtern• im Hochfrequenzfeld (13,56 MHz) entsteht Plasma• nach der Zündung entstehen mehr Elektronen als Ionen• Ionen folgen nicht dem HF-Feld, treffen beschleunigt auf Target• sowohl elektrisch leitende oder isolierende Target-Materialien möglich
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 62
3 Chipherstellung: Schichten
Local Oxide on Silicon (LOCOS)
Quelle: J. A. AppelsPhilips Res. Rep. 25, p. 118, 1970 a) b) c)
a) „partly countersunk oxid into the silicon“
b) „flat LOCOC Structure“
c) „mesa structure“
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 63
3 Chipherstellung: Schichten
Local Oxide on Silicon (LOCOS): Bipolartransistor
Quelle: J. A. AppelsPhilips Res. Rep. 26, p. 166, 1971
• Si-Inseln von SiO2 umgeben• flache Oberflächen erreichbar• auf SiO2 lassen sich weitere Strukturen bauen• Verringerung der Kapazitäten• Grundstruktur für Bipolartransistoren und FET‘s• Erhöhung der Schaltgeschwindigkeit
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Kap 3, Folie 64
3 Chipherstellung: Strukturierung
Fotolithographie
• Grundlagen der Fotolithographie• Lack-Technologie• Projektionsbelichtung
Ätztechnologien
• nass-chemische Ätzen• reaktives Ätzen (RIE)
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Kap 3, Folie 65
3 Chipherstellung: Strukturierung
Fotolithographie: Übersicht
Lacktechniken• single/multilayer resist• resist processing
Belichtung• Stepper Prinzip• optisches Konzept• Lichtquellen
Masken
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Kap 3, Folie 66
3 Chipherstellung: Strukturierung
Fotolithographie: Übersicht
Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003Dr. Markus Dilger, AMTC GmbH & Co, KG
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Kap 3, Folie 67
3 Chipherstellung: Strukturierung
Fotolithographie: Übersicht
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 68
3 Chipherstellung: Strukturierung
Fotolithographie: Übersicht
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 69
3 Chipherstellung: Strukturierung
Fotolithographie: Übersicht
Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003Thomas Zell, Infineon Technologies
FotolackZu strukturierende Schicht
Wafer
Maske
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 70
3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack-Typen
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
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Kap 3, Folie 71
3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack-Prozessführung
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Increases resist adhesion
spinning on resist film
stabilizes resist film
stabilizes resist film
Allows diffusion of photoactive compounds
structurization of the resist
Increases etch resistitity
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Kap 3, Folie 72
3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack-Prozessführung
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Temperature Control : "0,2°C
Humidity Control: "0,5%
During resist processing:
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Kap 3, Folie 73
3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack-Eigenschaften
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 74
3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack-Interferenzphänomene
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 75
3 Chipherstellung: Strukturierung
Fotolithographie: Fotolack -Interferenzphänomene
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 76
3 Chipherstellung: Strukturierung
Fotolithographie: Maskenherstellung
Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003Dr. Markus Dilger, AMTC GmbH
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Kap 3, Folie 77
3 Chipherstellung: Strukturierung
Fotolithographie: Maskenherstellung
Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003Dr. Markus Dilger, AMTC GmbH
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Kap 3, Folie 78
3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
verkleinernde Abbildung des Maskenbildes
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Kap 3, Folie 79
Fotolithographie: Belichtung
3 Chipherstellung: Strukturierung
Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003Dr. Markus Dilger, AMTC GmbH
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 80
3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 81
3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 82
3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 83
3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 84
3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 85
3 Chipherstellung: Strukturierung
Fotolithographie: Belichtung
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 86
3 Chipherstellung: Strukturierung
Fotolithographie: Abbildungsfehler
Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 87
3 Chipherstellung: Strukturierung
Fotolithographie: Abbildungsfehler
Quelle: 4. Dresdner Sommerschule Mikroelektronik, 2003Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 88
3 Chipherstellung: Strukturierung
Fotolithographie: Belichtungsmaschine
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Thomas Zell, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 89
3 Chipherstellung: Strukturierung
Ätztechnologien: Übersicht
Unterscheide:
• isotropes Ätzen - anisotropes Ätzen• nass-chemisches Ätzen - Trockenätzen
Trockenätzen kann anisotrop sowie isotrop durchgeführt werdenmit Methoden des reaktiven Ionenätzens durchgeführt
Nasschemisches Ätzen wirkt i.a. isotrop
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 90
3 Chipherstellung: Strukturierung
Ätztechnologien: Nasschemische Ätzen
Quelle: I. Ruge, H. MaderHalbleitertechnologie, Serie Halbleiterelektronik Serie 4Springer Verlag
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 91
3 Chipherstellung: Strukturierung
Ätztechnologien: Dry Etch
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Stephan Wege, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 92
3 Chipherstellung: Strukturierung
Ätztechnologien: Dry Etch
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Stephan Wege, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 93
3 Chipherstellung: Strukturierung
Ätztechnologien: Dry Etch
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Stephan Wege, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 94
3 Chipherstellung: Strukturierung
Ätztechnologien: Dry Etch
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Stephan Wege, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 95
3 Chipherstellung: Strukturierung
Ätztechnologien: Dry Etch
Quelle: I. Ruge, H. MaderHalbleitertechnologie, Serie Halbleiterelektronik Serie 4Springer Verlag
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 96
3 Chipherstellung: Strukturierung
Ätztechnologien: Dry Etch
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Stephan Wege, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 97
3 Chipherstellung: Strukturierung
Ätztechnologien: Dry Etch
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Stephan Wege, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 98
3 Chipherstellung: Strukturierung
Ätztechnologien: Dry Etch
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Stephan Wege, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 99
3 Chipherstellung: Strukturierung
Ätztechnologien: Dry Etch
Quelle: 3. Dresdner Sommerschule Mikroelektronik, 2002Stephan Wege, Infineon Technologies
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 100
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: Productivity increase
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 101
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: fundamental departments
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 102
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: who works in production
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 103
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: shift model
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 104
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: training
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 105
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: training elements
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 106
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: fab facilities
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 107
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: SMIF Concept
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 108
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: Open versus SMIF
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 109
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: CR Concept
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 110
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: CR Operating Data
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 111
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: Wafer Transport System
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 112
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: Wafer Transport System cont‘d
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 113
3 Chipherstellung: Produktivität
Quelle: Thomas Leitermann, Infineon Technologies
How to handle Hydra: 300mm Wafer Transport System
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 114
3 Chipherstellung: Produktivität
Quelle: Uwe Gäbler, Infineon Technologies AG
Design for Manufactoring: from idea to chip
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 115
3 Chipherstellung: Produktivität
Quelle: Uwe Gäbler, Infineon Technologies AG
Design for Manufactoring: Yield
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 116
3 Chipherstellung: Produktivität
Quelle: Uwe Gäbler, Infineon Technologies AG
Design for Manufactoring: Benchmark
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 117
3 Chipherstellung: Produktivität
Quelle: Uwe Gäbler, Infineon Technologies AG
Design for Manufactoring: Yield Learning
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 118
3 Chipherstellung: Produktivität
Quelle: Uwe Gäbler, Infineon Technologies AG
Design for Manufactoring: Product coast vs lifetime
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 119
3 Chipherstellung: Produktivität
Quelle: Uwe Gäbler, Infineon Technologies AG
Design for Manufactoring: Yield potential
Mikroelektronik – zwischen Wirtschaftlichkeit und TechnikSS 2010Prof. Dr. H. Gesch
Kap 3, Folie 120
3 Chipherstellung: Produktivität
Quelle: Uwe Gäbler, Infineon Technologies AG
Design for Manufactoring: key activities
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